JPH0594322A - パリテイチエツク回路 - Google Patents
パリテイチエツク回路Info
- Publication number
- JPH0594322A JPH0594322A JP3254903A JP25490391A JPH0594322A JP H0594322 A JPH0594322 A JP H0594322A JP 3254903 A JP3254903 A JP 3254903A JP 25490391 A JP25490391 A JP 25490391A JP H0594322 A JPH0594322 A JP H0594322A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parity error
- mode
- parity
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012790 confirmation Methods 0.000 abstract 2
- 238000001514 detection method Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 パリティチェック回路に含まれるフリップフ
ロップの動作確認を、装置に実装した状態で容易に行え
るようにする。 【構成】 パリティエラーを検出するパリティエラー検
出器１と、表示用などの出力信号を送出するフリップフ
ロップ５と、動作モードを設定するモード設定器２と、
パリティエラー検出器１とフリップフロップ５の間に設
置された排他的論理和回路３と、フリップフロップ５を
駆動するトリガ生成回路４とで構成されている。回路チ
ェックの際にモード設定器２の出力を“１”に設定する
と、フリップフロップ５の入力が通常の使用状態と反転
するので、フリップフロップ５の動作確認が容易にでき
る。
ロップの動作確認を、装置に実装した状態で容易に行え
るようにする。 【構成】 パリティエラーを検出するパリティエラー検
出器１と、表示用などの出力信号を送出するフリップフ
ロップ５と、動作モードを設定するモード設定器２と、
パリティエラー検出器１とフリップフロップ５の間に設
置された排他的論理和回路３と、フリップフロップ５を
駆動するトリガ生成回路４とで構成されている。回路チ
ェックの際にモード設定器２の出力を“１”に設定する
と、フリップフロップ５の入力が通常の使用状態と反転
するので、フリップフロップ５の動作確認が容易にでき
る。
Description
【０００１】
【産業上の利用分野】本発明はパリティチェック回路に
関する。
関する。
【０００２】
【従来の技術】従来のパリティチェック回路は、パリテ
ィエラーが発生したことを検出するとエラー信号（２値
信号）を出力するパリティエラー検出器と、このエラー
信号を保持して表示等に使用する出力信号を送出するフ
リップフロップで構成されており、パリティエラーが発
生しない限り出力信号を送出しない。従って、装置等に
組み込まれた場合、実際にパリティエラーが発生しない
正常な運用状態では、パリティチェック回路が正常なの
か否かを検出することは全く不可能であった。
ィエラーが発生したことを検出するとエラー信号（２値
信号）を出力するパリティエラー検出器と、このエラー
信号を保持して表示等に使用する出力信号を送出するフ
リップフロップで構成されており、パリティエラーが発
生しない限り出力信号を送出しない。従って、装置等に
組み込まれた場合、実際にパリティエラーが発生しない
正常な運用状態では、パリティチェック回路が正常なの
か否かを検出することは全く不可能であった。
【０００３】
【発明が解決しようとする課題】上述した従来のパリテ
ィチェック回路は、パリティエラー検出器が故障の場合
はもちろん、フリップフロップに故障が発生した場合も
動作不良となる。にもかかわらず、従来の回路構成で
は、パリティエラー検出回路のみならずフリッププロッ
プの検査すら不可能であった。
ィチェック回路は、パリティエラー検出器が故障の場合
はもちろん、フリップフロップに故障が発生した場合も
動作不良となる。にもかかわらず、従来の回路構成で
は、パリティエラー検出回路のみならずフリッププロッ
プの検査すら不可能であった。
【０００４】本発明の目的は、装置に実装した状態のま
ま、少なくともフリップフロップの動作確認を容易に行
えるパリティチェック回路を提供することにある。
ま、少なくともフリップフロップの動作確認を容易に行
えるパリティチェック回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のパリティチェッ
ク回路は、パリティエラーを検出してエラー信号を出力
するパリティエラー検出器と、運用モードか検査モード
かを区別するモード信号を発生するモード設定器と、前
記エラー信号とモード信号とを入力とする排他的論理和
回路と、この排他的論理和回路の出力に接続され表示用
などの出力信号を送出するフリップフロップと、このフ
リップフロップの駆動パルスを発生するトリガ生成回路
とを備えて構成されている。
ク回路は、パリティエラーを検出してエラー信号を出力
するパリティエラー検出器と、運用モードか検査モード
かを区別するモード信号を発生するモード設定器と、前
記エラー信号とモード信号とを入力とする排他的論理和
回路と、この排他的論理和回路の出力に接続され表示用
などの出力信号を送出するフリップフロップと、このフ
リップフロップの駆動パルスを発生するトリガ生成回路
とを備えて構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】本実施例のパリティチェック回路は、図１
に示すように、パリティエラーを検出するパリティエラ
ー検出器１と、運用モードか検査モードかを設定するモ
ード設定器２と、パリティエラー検出器１及びモード設
定器２の出力を入力とする排他的論理和回路３と、排他
的論理和回路３の出力に接続されたフリップフロップ５
と、フリップフロップ５を駆動するトリガ生成回路４と
で構成されている。
に示すように、パリティエラーを検出するパリティエラ
ー検出器１と、運用モードか検査モードかを設定するモ
ード設定器２と、パリティエラー検出器１及びモード設
定器２の出力を入力とする排他的論理和回路３と、排他
的論理和回路３の出力に接続されたフリップフロップ５
と、フリップフロップ５を駆動するトリガ生成回路４と
で構成されている。
【０００９】まず、通常の動作について説明する。通常
の運用モードの動作の場合は、モード設定器２の出力を
“０”に設定しておく。この場合、排他的論理和回路３
はパリティエラー検出器１の出力をそのままフリップフ
ロップ５に出力する。すなわち、パリティエラーが発生
しない場合にパリティエラー検出器１の出力が“１”で
あるとすると、排他的論理和回路３の出力も“１”であ
り、パリティエラーが発生した場合にパリティエラー検
出器１の出力が“０”となると、排他的論理和回路３の
出力も“０”となる。すなわち、排他的論理和回路３が
ない従来の回路と同様のパリティエラー検出が行われ
る。
の運用モードの動作の場合は、モード設定器２の出力を
“０”に設定しておく。この場合、排他的論理和回路３
はパリティエラー検出器１の出力をそのままフリップフ
ロップ５に出力する。すなわち、パリティエラーが発生
しない場合にパリティエラー検出器１の出力が“１”で
あるとすると、排他的論理和回路３の出力も“１”であ
り、パリティエラーが発生した場合にパリティエラー検
出器１の出力が“０”となると、排他的論理和回路３の
出力も“０”となる。すなわち、排他的論理和回路３が
ない従来の回路と同様のパリティエラー検出が行われ
る。
【００１０】次に、フリップフロップ５の動作をチェッ
クする検査モードの場合について説明する。この場合に
はモード設定器２の出力を“１”に設定する。すると排
他的論理和回路３は、パリティエラー検出器１からの入
力が“１”ならば“０”を出力し、“０”ならば“１”
を出力する。従って、パリティエラーが発生していない
正常の場合に、パリティエラー検出器１の出力は“１”
であるが排他的論理和回路３の出力は“０”になり、ト
リガ生成回路４からトリガパルスが入力されると、フリ
ップフロップ５は入力が“０”であるためにパリティエ
ラー発生時と同じ出力信号を送出する。これにより、フ
リップフロップ５の動作確認が可能となる。
クする検査モードの場合について説明する。この場合に
はモード設定器２の出力を“１”に設定する。すると排
他的論理和回路３は、パリティエラー検出器１からの入
力が“１”ならば“０”を出力し、“０”ならば“１”
を出力する。従って、パリティエラーが発生していない
正常の場合に、パリティエラー検出器１の出力は“１”
であるが排他的論理和回路３の出力は“０”になり、ト
リガ生成回路４からトリガパルスが入力されると、フリ
ップフロップ５は入力が“０”であるためにパリティエ
ラー発生時と同じ出力信号を送出する。これにより、フ
リップフロップ５の動作確認が可能となる。
【００１１】
【発明の効果】以上説明したように、本発明のパリティ
チェック回路は、パリティエラーが発生しない正常状態
で、モード設定器の設定を変えることによりフリップフ
ロップの動作を容易に確認できる効果がある。更に、パ
リティエラーを故意に発生させて検査を行う際には、故
障箇所の分離が可能となる。
チェック回路は、パリティエラーが発生しない正常状態
で、モード設定器の設定を変えることによりフリップフ
ロップの動作を容易に確認できる効果がある。更に、パ
リティエラーを故意に発生させて検査を行う際には、故
障箇所の分離が可能となる。
【図１】本発明の一実施例を示すブロック図である。
１ パリティエラー検出器 ２ モード設定器 ３ 排他的論理和回路 ４ トリガ生成回路 ５ フリップフロップ
Claims (1)
- 【請求項１】 パリティエラーを検出してエラー信号を
出力するパリティエラー検出器と、運用モードか検査モ
ードかを区別するモード信号を発生するモード設定器
と、前記エラー信号とモード信号とを入力とする排他的
論理和回路と、この排他的論理和回路の出力に接続され
表示用などの出力信号を送出するフリップフロップと、
このフリップフロップの駆動パルスを発生するトリガ生
成回路とを備えたことを特徴とするパリティチェック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254903A JPH0594322A (ja) | 1991-10-02 | 1991-10-02 | パリテイチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254903A JPH0594322A (ja) | 1991-10-02 | 1991-10-02 | パリテイチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594322A true JPH0594322A (ja) | 1993-04-16 |
Family
ID=17271450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254903A Pending JPH0594322A (ja) | 1991-10-02 | 1991-10-02 | パリテイチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594322A (ja) |
-
1991
- 1991-10-02 JP JP3254903A patent/JPH0594322A/ja active Pending
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