JPH0453327A - 信号伝送装置 - Google Patents
信号伝送装置Info
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- JPH0453327A JPH0453327A JP16142290A JP16142290A JPH0453327A JP H0453327 A JPH0453327 A JP H0453327A JP 16142290 A JP16142290 A JP 16142290A JP 16142290 A JP16142290 A JP 16142290A JP H0453327 A JPH0453327 A JP H0453327A
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- 230000000737 periodic effect Effects 0.000 claims abstract description 8
- 230000005856 abnormality Effects 0.000 claims abstract description 3
- 230000008054 signal transmission Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 26
- 238000006243 chemical reaction Methods 0.000 abstract description 21
- 230000010354 integration Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は各種制御機器の信号伝送装置に関する。
（従来例）
第６図は、従来の遠隔制御システムで使用される信号伝
送装置の方式を示している。
送装置の方式を示している。
送信側において、操作スイッチ１３は、複数のスイッチ
を組み合わせて情報を作成し、Ｐ／Ｓ変換回路１１へ与
えることができる。電源回路１５は、Ｐ／Ｓ変換回路１
１に動作電圧を供給することができる。Ｐ／Ｓ変換回路
１１は、操作スイッチ１３の情報を読み込み、冗長ビッ
トを付加してシリアルデータとして出力する回路である
。
を組み合わせて情報を作成し、Ｐ／Ｓ変換回路１１へ与
えることができる。電源回路１５は、Ｐ／Ｓ変換回路１
１に動作電圧を供給することができる。Ｐ／Ｓ変換回路
１１は、操作スイッチ１３の情報を読み込み、冗長ビッ
トを付加してシリアルデータとして出力する回路である
。
受信側において、Ｓ／Ｐ変換回路２３は、シリアル入力
をパラレル出力する回路である。制御スイッチ２７およ
び伝送正常スイッチ３１は、制御リレー２５および伝送
正常リレー２６にそれぞれ応答する。Ｓ／Ｐ変換回路２
３で行われる冗長ビットを用いた検査に誤りがなければ
、制御リレー２５は操作スイッチ１３に対応する情報に
より、リレー制御され、出力端子２９に接続された被制
御機器を動作させることになる。これは伝送正常リレー
２６が、伝達情報の検査結果に誤りがなく、オンされて
いることによる。
をパラレル出力する回路である。制御スイッチ２７およ
び伝送正常スイッチ３１は、制御リレー２５および伝送
正常リレー２６にそれぞれ応答する。Ｓ／Ｐ変換回路２
３で行われる冗長ビットを用いた検査に誤りがなければ
、制御リレー２５は操作スイッチ１３に対応する情報に
より、リレー制御され、出力端子２９に接続された被制
御機器を動作させることになる。これは伝送正常リレー
２６が、伝達情報の検査結果に誤りがなく、オンされて
いることによる。
受信側において、冗長ビットを用いた検査に誤りがあっ
た場合は、伝送正常リレー２６がオフになり、制御出力
をすべて遮断することができる。
た場合は、伝送正常リレー２６がオフになり、制御出力
をすべて遮断することができる。
（発明が解決しようとする課題）
上記のように従来の信号伝送装置では、冗長ビットを用
いて正誤判断を行っていた。しかし、実際には誤りがあ
るにもかかわらず、正しいと判断される場合がある。す
なわち、何等かの理由で冗長ビットによる検査では、す
べての状況での誤りを検出できない場合がある。
いて正誤判断を行っていた。しかし、実際には誤りがあ
るにもかかわらず、正しいと判断される場合がある。す
なわち、何等かの理由で冗長ビットによる検査では、す
べての状況での誤りを検出できない場合がある。
そこで、この発明は簡単な回路で伝送情報を二重にチエ
ツクすることができる信号伝送装置を提供することを目
的とする。
ツクすることができる信号伝送装置を提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
送信側にあって、
スイッチ情報に冗長ビットを付加して情報を伝達する手
段と、 受信側にあって、 前記情報伝達手段からの情報を受信して前記冗長ビット
を用いて誤り検査を施し、誤りがない場合は被制御機器
への制御出力を得、誤りがあった場合は前記制御出力を
すべて断とする情報受信手段とを具備した信号伝送装置
において、前記送信側のスイッチ情報に更に周期パルス
を付加する手段と、 前記情報受信手段で上記誤りがない場合でも、前記周期
パルスに異常があったとき前記制御出力を強制的にすべ
て断とする手段とを具備したものである。
段と、 受信側にあって、 前記情報伝達手段からの情報を受信して前記冗長ビット
を用いて誤り検査を施し、誤りがない場合は被制御機器
への制御出力を得、誤りがあった場合は前記制御出力を
すべて断とする情報受信手段とを具備した信号伝送装置
において、前記送信側のスイッチ情報に更に周期パルス
を付加する手段と、 前記情報受信手段で上記誤りがない場合でも、前記周期
パルスに異常があったとき前記制御出力を強制的にすべ
て断とする手段とを具備したものである。
（作 用）
この発明の信号伝送装置は、伝送情報に周期パルス情報
を付加して送信し、受信側でこのパルスを検出すること
により、伝送情報をチエツクすることかできる。
を付加して送信し、受信側でこのパルスを検出すること
により、伝送情報をチエツクすることかできる。
（実施例）
以下この発明の実施例を図面を参゛照して説明する。
第１図はこの発明の一実施例である。
送信側において、Ｐ／Ｓ変換回路５７の入力端子には、
複数の操作スイッチ５１が並列接続され、また電源端子
には電源回路５５の出力端子が接続されている。
複数の操作スイッチ５１が並列接続され、また電源端子
には電源回路５５の出力端子が接続されている。
Ｐ／Ｓ変換回路５７のクロック出力端子は、Ｄタイプフ
リップフロップ（以下Ｄ−ＰＰと称す）５６のクロック
入力端子に接続され、Ｄ−ＰＰ５６のＱ出力端子はＰ／
Ｓ変換回路５７の情報入力端子の一つに接続されている
。Ｄ−ＰＰ５６のＱ出力端子は、Ｄ−Ｉ’Ｆ５６のＤ入
力端子に接続されている。
リップフロップ（以下Ｄ−ＰＰと称す）５６のクロック
入力端子に接続され、Ｄ−ＰＰ５６のＱ出力端子はＰ／
Ｓ変換回路５７の情報入力端子の一つに接続されている
。Ｄ−ＰＰ５６のＱ出力端子は、Ｄ−Ｉ’Ｆ５６のＤ入
力端子に接続されている。
受信側において、Ｓ／Ｐ変換回路５つの出力端子は複数
の制御リレー６］に接続され、特定の第一の出力端子は
積分回路６７の入力端子に接続されている。Ｓ／Ｐ変換
回路５９の特定の第２の出力端子は伝送正常リレー６５
に接続されている。積分回路６７の出力端子は積分出力
リレー６３に接続されている。複数の制御スイッチ６９
の一方はそれぞれ制御出力端子７５に接続され、他方は
伝送正常スイッチ７１と積分出力スイッチ７３を直列に
介して、共通端子７６（電源端子）に接続されている。
の制御リレー６］に接続され、特定の第一の出力端子は
積分回路６７の入力端子に接続されている。Ｓ／Ｐ変換
回路５９の特定の第２の出力端子は伝送正常リレー６５
に接続されている。積分回路６７の出力端子は積分出力
リレー６３に接続されている。複数の制御スイッチ６９
の一方はそれぞれ制御出力端子７５に接続され、他方は
伝送正常スイッチ７１と積分出力スイッチ７３を直列に
介して、共通端子７６（電源端子）に接続されている。
第２図は積分回路６７を示している。
積分回路６７を構成するコンデンサＣ１は、一方の端子
をこの積分回路６７の入力端子としてＳ／Ｐ変換回路５
つの特定の第一の出力端子に接続され、他方の端子は順
方向のダイオードＳＲ２のアノードに接続されている。
をこの積分回路６７の入力端子としてＳ／Ｐ変換回路５
つの特定の第一の出力端子に接続され、他方の端子は順
方向のダイオードＳＲ２のアノードに接続されている。
更に、このアノードには、アノードが接地されたダイオ
ードＳＩ？ｌのカソードが接続されている。ダイオード
ＳＲ２のカソードは抵抗Ｒ１と抵抗Ｒ３を直列に介して
エミッタ接地トランジスタＴｒｉのベース端子に接続さ
れている。抵抗正？３には一方が接地されたコンデンサ
Ｃ２の他方の端子と、一方が接地された抵抗Ｒ２の他方
の端子がそれぞれ接続されている。トランジスタＴｒｉ
のコレフタ端子はこの積分回路６７の出力端子として積
分出力リレー６３に接続されている。
ードＳＩ？ｌのカソードが接続されている。ダイオード
ＳＲ２のカソードは抵抗Ｒ１と抵抗Ｒ３を直列に介して
エミッタ接地トランジスタＴｒｉのベース端子に接続さ
れている。抵抗正？３には一方が接地されたコンデンサ
Ｃ２の他方の端子と、一方が接地された抵抗Ｒ２の他方
の端子がそれぞれ接続されている。トランジスタＴｒｉ
のコレフタ端子はこの積分回路６７の出力端子として積
分出力リレー６３に接続されている。
第１図に戻り、最初に送信側の動作から説明する。
操作スイッチ５コが操作されると、その出力はスイッチ
の組み合わせ情報としてＰ／Ｓ変換回路５７に入力され
る。電源回路５５は、Ｐ／Ｓ変換回路５７に動作電圧を
供給することができる。
の組み合わせ情報としてＰ／Ｓ変換回路５７に入力され
る。電源回路５５は、Ｐ／Ｓ変換回路５７に動作電圧を
供給することができる。
Ｄ−ＰＰ５６は、シリアルデータ伝送毎にＰ／Ｓ変換回
路５７からクロックを入力し、Ｐ／Ｓ変換回路５７にパ
ルス情報として入力することができる。
路５７からクロックを入力し、Ｐ／Ｓ変換回路５７にパ
ルス情報として入力することができる。
第３図にＤ−ＦＦ５６の真理値表を示す。
一方、受信側において、Ｓ／Ｐ変換回路５９は、シリア
ル入力をパラレル変換して制御リレー６１゜積分回路６
７および伝送正常リレー６５に出力する回路である。制
御スイッチ６９．伝送正常スイッチ７１および積分出力
スイッチ７３は、制御リレー６］、伝送正常リレー６５
および積分出力リレー６３にそれぞれ応答している。
ル入力をパラレル変換して制御リレー６１゜積分回路６
７および伝送正常リレー６５に出力する回路である。制
御スイッチ６９．伝送正常スイッチ７１および積分出力
スイッチ７３は、制御リレー６］、伝送正常リレー６５
および積分出力リレー６３にそれぞれ応答している。
積分回路６７は、上述した伝送情報内のＤ−ＦＦ５６の
パルス情報を積分し、この出力が“１″のとき積分出力
リレー６３を励磁し、積分出力スイッチ７３をオンする
ことができる。第２図の積分回路において、抵抗Ｒ１お
よび抵抗Ｒ３は電流制限抵抗である。積分時間は、コン
デンサＣ２および抵抗Ｒ２により決定される。
パルス情報を積分し、この出力が“１″のとき積分出力
リレー６３を励磁し、積分出力スイッチ７３をオンする
ことができる。第２図の積分回路において、抵抗Ｒ１お
よび抵抗Ｒ３は電流制限抵抗である。積分時間は、コン
デンサＣ２および抵抗Ｒ２により決定される。
次に第４図および第５図を参照して伝送情報の検査方法
を説明する。
を説明する。
送信側において、第４図（ａ）に示す操作スイッチ情報
（ＸＩ〜Ｘｎ）は、第４図（ｂ）の読み込みパルスに従
って周期的に読み込まれ、冗長ビット（Ｂｅｅ）が付加
されて伝送される。伝送が終了した時点でＤ−ＰＰ５６
のクロック入力端子に第４図（Ｃ）の伝送終了パルスが
送られる。Ｄ−ＰＰ５６のＱ出力端子はＤ入力端子に接
続されているので、伝送終了パルスがＤ−ＰＰ５６のク
ロック入力端子に加わる毎に第４図（ｄ）のようにＱ出
力（ｘＯ）が反転する。Ｑ出力はスイッチ操作情報と共
にＰ／Ｓ変換回路５７の情報入力端子に入力されている
ので、第４図（ａ）のシリアルデータのｘＯはｌｏ“、
０”Ｊ”、０°°と周期的に繰り返される。
（ＸＩ〜Ｘｎ）は、第４図（ｂ）の読み込みパルスに従
って周期的に読み込まれ、冗長ビット（Ｂｅｅ）が付加
されて伝送される。伝送が終了した時点でＤ−ＰＰ５６
のクロック入力端子に第４図（Ｃ）の伝送終了パルスが
送られる。Ｄ−ＰＰ５６のＱ出力端子はＤ入力端子に接
続されているので、伝送終了パルスがＤ−ＰＰ５６のク
ロック入力端子に加わる毎に第４図（ｄ）のようにＱ出
力（ｘＯ）が反転する。Ｑ出力はスイッチ操作情報と共
にＰ／Ｓ変換回路５７の情報入力端子に入力されている
ので、第４図（ａ）のシリアルデータのｘＯはｌｏ“、
０”Ｊ”、０°°と周期的に繰り返される。
受信側では、伝送された第５図（ａ）のシリアルデータ
の情報を冗長ビットにより検査し、誤りがなければＳ／
Ｐ変換回路５９により、操作スイッチ情報がパラレル変
換されて出力される。シリアルデータの情報に誤りがあ
れば第５図（ｂ）の伝送正常パルスが発せられなくなり
、伝送正常スイッチ７１はオフになり制御出力は遮断さ
れる。
の情報を冗長ビットにより検査し、誤りがなければＳ／
Ｐ変換回路５９により、操作スイッチ情報がパラレル変
換されて出力される。シリアルデータの情報に誤りがあ
れば第５図（ｂ）の伝送正常パルスが発せられなくなり
、伝送正常スイッチ７１はオフになり制御出力は遮断さ
れる。
伝送されたシリアルデータにはスイッチ操作情報と共に
第５図（ｃ）のパルス情報も含まれているので、伝送情
報に誤りがなければパルス情報も出力される。このパル
ス情報出力は積分回路６７に入力され第５図（ｄ）の出
力を得る。この積分出力は第５図（Ｃ）の周期ＴＩに対
し、第５図（ｄ）のように（２Ｔ１＋α）の時間となっ
て出力される。
第５図（ｃ）のパルス情報も含まれているので、伝送情
報に誤りがなければパルス情報も出力される。このパル
ス情報出力は積分回路６７に入力され第５図（ｄ）の出
力を得る。この積分出力は第５図（Ｃ）の周期ＴＩに対
し、第５図（ｄ）のように（２Ｔ１＋α）の時間となっ
て出力される。
伝送誤りがなければ第５図（Ｃ）のパルス情報は常に出
力されているので、同図（ｄ）の積分出力も常に出力を
得ることができる。従って、積分出力リレー６３は常に
励磁され積分出力スイッチ７１はオンとなる。伝送情報
の誤りが連続的に発生し第５図（ｄ）の（２ＴＩ＋ａ）
の間に同図（Ｃ）のパルス情報が出力されないとき、す
なわちパルス情報が０°′、１°′、０”、１°゛と周
期的に繰り返されていない場合、積分出力リレー６３は
励磁されず積分出力スイッチ７３はオフとなる。
力されているので、同図（ｄ）の積分出力も常に出力を
得ることができる。従って、積分出力リレー６３は常に
励磁され積分出力スイッチ７１はオンとなる。伝送情報
の誤りが連続的に発生し第５図（ｄ）の（２ＴＩ＋ａ）
の間に同図（Ｃ）のパルス情報が出力されないとき、す
なわちパルス情報が０°′、１°′、０”、１°゛と周
期的に繰り返されていない場合、積分出力リレー６３は
励磁されず積分出力スイッチ７３はオフとなる。
また、制御リレー６１の素子自体が何等かの故障で励磁
状態となった場合、少なくとも送信側において電源を遮
断すれば、第４図（ｄ）のパルス情報は周期的に伝送さ
れなくなる。その結果、積分出力スイッチ７３はオフと
なり、制御出力を遮断することができる。
状態となった場合、少なくとも送信側において電源を遮
断すれば、第４図（ｄ）のパルス情報は周期的に伝送さ
れなくなる。その結果、積分出力スイッチ７３はオフと
なり、制御出力を遮断することができる。
この発明の実施例で使用する積分回路は、第２図に示す
ように、コンデンサＣ１で直流成分を禁止している。従
って、第５図（Ｃ）のパルス情報出力が“１”もしくは
“０”で固定されてもトランジスタＴｒｉに電流が供給
されず、積分出力リレー６３が励磁状態になることを防
止できる。
ように、コンデンサＣ１で直流成分を禁止している。従
って、第５図（Ｃ）のパルス情報出力が“１”もしくは
“０”で固定されてもトランジスタＴｒｉに電流が供給
されず、積分出力リレー６３が励磁状態になることを防
止できる。
なお、本実施例はＯＲ積分回路を利用しているが、単安
定マルチバイブレータを使用しても良い。
定マルチバイブレータを使用しても良い。
［発明の効果］
この発明によれば、簡単な回路で伝送情報を二重にチエ
ツクすることかでき、かつ、被制御体を安全確実に制御
することができる。
ツクすることかでき、かつ、被制御体を安全確実に制御
することができる。
第１図は本発明の一実施例を示す図、第２図は本発明の
実施例の積分回路を示す図、第３図はｒｌ トランジスタ。 第１図で使用しているＤ ＰＦの真理値表を示す図、夕 第４図は本発明の送信側の信号を示す図、第４図は本発
明の受信側の信号を示す図、第６図は従来の実施例を示
す図である。 １１、．５７・・・Ｐ／Ｓ変換回路、１３．５１・・・
操作スイッチ、１５．５５・・・電源回路、５６・・・
Ｄ−ＰＰ。
実施例の積分回路を示す図、第３図はｒｌ トランジスタ。 第１図で使用しているＤ ＰＦの真理値表を示す図、夕 第４図は本発明の送信側の信号を示す図、第４図は本発
明の受信側の信号を示す図、第６図は従来の実施例を示
す図である。 １１、．５７・・・Ｐ／Ｓ変換回路、１３．５１・・・
操作スイッチ、１５．５５・・・電源回路、５６・・・
Ｄ−ＰＰ。
Claims (1)
- 【特許請求の範囲】 送信側にあって、 スイッチ情報に冗長ビットを付加して情報を伝達する手
段と、 受信側にあって、 前記情報伝達手段からの情報を受信して前記冗長ビット
を用いて誤り検査を施し、誤りがない場合は被制御機器
への制御出力を得、誤りがあった場合は前記制御出力を
すべて断とする情報受信手段とを具備した信号伝送装置
において、 前記送信側のスイッチ情報に更に周期パルスを付加する
手段と、 前記情報受信手段で上記誤りがない場合でも、前記周期
パルスに異常があったとき前記制御出力を強制的にすべ
て断とする手段とを具備したことを特徴とする信号伝送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142290A JPH0453327A (ja) | 1990-06-21 | 1990-06-21 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142290A JPH0453327A (ja) | 1990-06-21 | 1990-06-21 | 信号伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453327A true JPH0453327A (ja) | 1992-02-20 |
Family
ID=15734803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16142290A Pending JPH0453327A (ja) | 1990-06-21 | 1990-06-21 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453327A (ja) |
-
1990
- 1990-06-21 JP JP16142290A patent/JPH0453327A/ja active Pending
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