JPH0594361A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0594361A JPH0594361A JP3137557A JP13755791A JPH0594361A JP H0594361 A JPH0594361 A JP H0594361A JP 3137557 A JP3137557 A JP 3137557A JP 13755791 A JP13755791 A JP 13755791A JP H0594361 A JPH0594361 A JP H0594361A
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- Japan
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- write
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Abstract
(57)【要約】
【目的】 ＣＰＵからのアクセス頻度を低減して、ＣＰ
Ｕの他の処理に対する処理能力を向上させるメモリ回路
を提供することである。 【構成】 メモリクリア用などの書き換え用データを予
めデータレジスタ８に外部から供給して保持しておき、
リード・モデファイ・ライト時にデータをメモリセル１
から読み出した直後に、制御部９はデータレジスタ８に
読み出し要請し、前記格納されている書き換え用データ
を読み出させてＩ／Ｏスイッチ５からメモリセル１に書
き込む。
Ｕの他の処理に対する処理能力を向上させるメモリ回路
を提供することである。 【構成】 メモリクリア用などの書き換え用データを予
めデータレジスタ８に外部から供給して保持しておき、
リード・モデファイ・ライト時にデータをメモリセル１
から読み出した直後に、制御部９はデータレジスタ８に
読み出し要請し、前記格納されている書き換え用データ
を読み出させてＩ／Ｏスイッチ５からメモリセル１に書
き込む。
Description
【０００１】
【産業上の利用分野】この発明は、リード・モデファイ
・ライト機能を改良したメモリ回路に関する。
・ライト機能を改良したメモリ回路に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭはＳＲＡＭに比べて使
用上、定期的にデータを書き直してリフレッシュする必
要があり、またアドレスをマルチプレックスして入力す
る必要があり、また単なるリードサイクル／ライトサイ
クル以外にも各種の動作サイクルがある。
用上、定期的にデータを書き直してリフレッシュする必
要があり、またアドレスをマルチプレックスして入力す
る必要があり、また単なるリードサイクル／ライトサイ
クル以外にも各種の動作サイクルがある。
【０００３】例えばＤＲＡＭは、メモリセルをリフレッ
シュすることによってリードしている。このため、この
ＤＲＡＭの基本動作サイクルは、まず指定されたメモリ
セルの内容をセンスアンプ（メモリセルからのリード信
号の増幅）によってすべてリードし、次にその内容を同
じメモリセルに再ライトすることによって完了する。こ
の動作サイクルにおいて、リードと再ライトの間に、リ
ードした後に指定されたメモリセルの内容を外部に出力
すればリード・サイクルになり、再ライトの前に指定さ
れたメモリセルの内容を変更すればアーリ・ライト・サ
イクルになり、前記リードとアーリ・ライトの両方を行
えばリード・モデファイ・ライト・サイクルになる。
シュすることによってリードしている。このため、この
ＤＲＡＭの基本動作サイクルは、まず指定されたメモリ
セルの内容をセンスアンプ（メモリセルからのリード信
号の増幅）によってすべてリードし、次にその内容を同
じメモリセルに再ライトすることによって完了する。こ
の動作サイクルにおいて、リードと再ライトの間に、リ
ードした後に指定されたメモリセルの内容を外部に出力
すればリード・サイクルになり、再ライトの前に指定さ
れたメモリセルの内容を変更すればアーリ・ライト・サ
イクルになり、前記リードとアーリ・ライトの両方を行
えばリード・モデファイ・ライト・サイクルになる。
【０００４】このようにリード・モデファイ・ライトを
行うごとに、再ライトがおこなわれるので、外部の、例
えばＣＰＵから再ライト用データを供給する必要があ
る。
行うごとに、再ライトがおこなわれるので、外部の、例
えばＣＰＵから再ライト用データを供給する必要があ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
イメージ処理などのワークメモリにおいては、必要なデ
ータを読み出した後に、次の処理を行うためにワークメ
モリをクリア（０又は１を書き込み）する必要がある。
この場合に従来のリード・モデファイ・ライトを使用す
るとメモリクリアするために、リード・モデファイ・ラ
イトするごとにＣＰＵなどからメモリクリア用ライトデ
ータを供給しなければならず、制御が頻繁に必要になっ
て、ＣＰＵのイメージ処理速度が低下するという問題が
あった。
イメージ処理などのワークメモリにおいては、必要なデ
ータを読み出した後に、次の処理を行うためにワークメ
モリをクリア（０又は１を書き込み）する必要がある。
この場合に従来のリード・モデファイ・ライトを使用す
るとメモリクリアするために、リード・モデファイ・ラ
イトするごとにＣＰＵなどからメモリクリア用ライトデ
ータを供給しなければならず、制御が頻繁に必要になっ
て、ＣＰＵのイメージ処理速度が低下するという問題が
あった。
【０００６】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、ＣＰＵからのアク
セス頻度を低減して、ＣＰＵの他の処理に対する処理能
力を向上させるメモリ回路を提供することである。
のであり、その目的とするところは、ＣＰＵからのアク
セス頻度を低減して、ＣＰＵの他の処理に対する処理能
力を向上させるメモリ回路を提供することである。
【０００７】
【課題を解決するための手段】この発明は、以上の目的
を達成するために、リード・モデファイ・ライトモード
で所望のアドレスのデータの読み出しを行った直後に、
この読み出しを行ったアドレスに新たなデータを書き込
むメモリ回路において、以下に示す特徴的な各手段を備
えて改良した。
を達成するために、リード・モデファイ・ライトモード
で所望のアドレスのデータの読み出しを行った直後に、
この読み出しを行ったアドレスに新たなデータを書き込
むメモリ回路において、以下に示す特徴的な各手段を備
えて改良した。
【０００８】つまり、書き込み用データを予め外部から
入力して保持し、入力される書き込み要請に基づき前記
書き込み用データを読み出して所望のアドレスに書き込
ませる書き込み用データ格納手段と、リード・モデファ
イ・ライトモードで所望のアドレスのデータを読み出し
た直後に、前記書き込み用データ格納手段に前記所望の
アドレスに対する前記書き込み要請を供給する制御手段
とを備えてなることを特徴とする。
入力して保持し、入力される書き込み要請に基づき前記
書き込み用データを読み出して所望のアドレスに書き込
ませる書き込み用データ格納手段と、リード・モデファ
イ・ライトモードで所望のアドレスのデータを読み出し
た直後に、前記書き込み用データ格納手段に前記所望の
アドレスに対する前記書き込み要請を供給する制御手段
とを備えてなることを特徴とする。
【０００９】
【作用】この発明によれば、メモリ回路の書き込み用デ
ータ格納手段にリード・モデファイ・ライト時用の書き
込み用データを予め格納しているので、データを読み出
した直後に、外部から書き込み用（例えばメモリクリア
用）データを供給してもらわなくても、自メモリ回路内
の制御で書き込みを行うことができる。
ータ格納手段にリード・モデファイ・ライト時用の書き
込み用データを予め格納しているので、データを読み出
した直後に、外部から書き込み用（例えばメモリクリア
用）データを供給してもらわなくても、自メモリ回路内
の制御で書き込みを行うことができる。
【００１０】またこの書き換え用データは、外部から供
給して、自由に変更することができる。
給して、自由に変更することができる。
【００１１】従ってメモリ回路に対する、ＣＰＵなどの
外部回路からのアクセス頻度を低減して、ＣＰＵの他の
処理に対する処理能力を向上させることができる。
外部回路からのアクセス頻度を低減して、ＣＰＵの他の
処理に対する処理能力を向上させることができる。
【００１２】
【実施例】次にこの発明に係るメモリ回路の好適な一実
施例を図面を用いて説明する。
施例を図面を用いて説明する。
【００１３】図１は、メモリ回路の機能ブロックを示し
ている。
ている。
【００１４】図１において、このメモリ回路は、従来と
同様にメモリセルアレイ１と、センスアンプ２と、ロウ
デコーダ３と、カラムデコーダ４と、Ｉ／Ｏスイッチ５
と、データ入力バッファ６と、データ出力バッファ７
と、が構成されている。更にこの実施例で特にデータレ
ジスタ８、制御部９が備えられている。
同様にメモリセルアレイ１と、センスアンプ２と、ロウ
デコーダ３と、カラムデコーダ４と、Ｉ／Ｏスイッチ５
と、データ入力バッファ６と、データ出力バッファ７
と、が構成されている。更にこの実施例で特にデータレ
ジスタ８、制御部９が備えられている。
【００１５】このデータレジスタ８は、リード・モデフ
ァイ・ライト時にメモリセルアレイ１に書き込みたい
（メモリクリア用などの）データを、予め外部からデー
タ入出力端子１０を介して取り込んで保持しておく。こ
のデータを予め取り込んでおいて、実際にリード・モデ
ファイ・ライトの時には、制御部９は外部から供給され
るＲＭＷ（リード・モデファイ・ライト）信号などによ
って、データレジスタ８に対してデータをＩ／Ｏスイッ
チ５に出力させて、Ｉ／Ｏスイッチ５を介してメモリセ
ルアレイ１に書き込むものである。
ァイ・ライト時にメモリセルアレイ１に書き込みたい
（メモリクリア用などの）データを、予め外部からデー
タ入出力端子１０を介して取り込んで保持しておく。こ
のデータを予め取り込んでおいて、実際にリード・モデ
ファイ・ライトの時には、制御部９は外部から供給され
るＲＭＷ（リード・モデファイ・ライト）信号などによ
って、データレジスタ８に対してデータをＩ／Ｏスイッ
チ５に出力させて、Ｉ／Ｏスイッチ５を介してメモリセ
ルアレイ１に書き込むものである。
【００１６】リード・モデファイ・ライト時用データの
取り込みは、取り込み命令信号をＣＰＵなどからデータ
レジスタ８に供給して、その後にＣＰＵがデータ入出力
端子１０を介してデータレジスタ８に供給する。この
（メモリクリア用などの）データ内容を変更したくない
限り、この後ＣＰＵはデータを供給する必要がない。
取り込みは、取り込み命令信号をＣＰＵなどからデータ
レジスタ８に供給して、その後にＣＰＵがデータ入出力
端子１０を介してデータレジスタ８に供給する。この
（メモリクリア用などの）データ内容を変更したくない
限り、この後ＣＰＵはデータを供給する必要がない。
【００１７】次に図１の機能ブロックの動作を、図２の
動作タイミングチャートを参照しながら説明する。
動作タイミングチャートを参照しながら説明する。
【００１８】まずデータレジスタ８は、外部のＣＰＵな
どからＷＲＭＷ（リード・モデファイ・ライト用データ
取り込み命令信号）を端子１１を介して供給（図２
（ｅ））されると、次にデータ入出力端子１０を介し
て、外部のＣＰＵなどからリード・モデファイ・ライト
時用の（メモリクリア用などの）データを供給（図２
（ｆ））されて、これを一端保持する。
どからＷＲＭＷ（リード・モデファイ・ライト用データ
取り込み命令信号）を端子１１を介して供給（図２
（ｅ））されると、次にデータ入出力端子１０を介し
て、外部のＣＰＵなどからリード・モデファイ・ライト
時用の（メモリクリア用などの）データを供給（図２
（ｆ））されて、これを一端保持する。
【００１９】次に実際にリード・モデファイ・ライトを
行うときには、まず最初にＣＰＵはメモリセルアレイ１
の行アドレス（ロウアドレス）を指定するＡ０〜ＡＮア
ドレスをロウデコーダ３に供給（図２（ａ））する。ロ
ウデコーダ３に供給されたロウアドレスは、ＣＰＵから
供給される行アドレスストーローブ信号（ＲＡＳ信号）
が、例えば高レベルから低レベルに変化した時（図２
（ｂ））に、前記ロウアドレスをサンプルする。またロ
ウアドレス入力の後に、ＣＰＵは列アドレス（カラムア
ドレス）を指定するＡ０〜ＡＮアドレスをカラムデコー
ダ４に供給する。カラムデコーダ４に供給されたカラム
アドレス（図２（ａ））は、ＣＰＵから供給される列ア
ドレスストローブ信号（ＣＡＳ信号）が、例えば高レベ
ルから低レベルに変化した時（図２（ｃ））に、前記カ
ラムアドレスをサンプルする。
行うときには、まず最初にＣＰＵはメモリセルアレイ１
の行アドレス（ロウアドレス）を指定するＡ０〜ＡＮア
ドレスをロウデコーダ３に供給（図２（ａ））する。ロ
ウデコーダ３に供給されたロウアドレスは、ＣＰＵから
供給される行アドレスストーローブ信号（ＲＡＳ信号）
が、例えば高レベルから低レベルに変化した時（図２
（ｂ））に、前記ロウアドレスをサンプルする。またロ
ウアドレス入力の後に、ＣＰＵは列アドレス（カラムア
ドレス）を指定するＡ０〜ＡＮアドレスをカラムデコー
ダ４に供給する。カラムデコーダ４に供給されたカラム
アドレス（図２（ａ））は、ＣＰＵから供給される列ア
ドレスストローブ信号（ＣＡＳ信号）が、例えば高レベ
ルから低レベルに変化した時（図２（ｃ））に、前記カ
ラムアドレスをサンプルする。
【００２０】次にＲＭＷ制御信号が制御部９に供給され
（図２（ｉ））、以上のロウアドレスとカラムアドレス
がサンプルされると、それぞれデコードされて、該当す
る行と列のデータをセンスアンプ２によってメモリアド
レスアレイ１から読み出させて、読み出されたデータ
は、Ｉ／Ｏスイッチ５に供給され、次にデータ出力バッ
ファ７に転送される。転送されたデータは、外部に出力
される。
（図２（ｉ））、以上のロウアドレスとカラムアドレス
がサンプルされると、それぞれデコードされて、該当す
る行と列のデータをセンスアンプ２によってメモリアド
レスアレイ１から読み出させて、読み出されたデータ
は、Ｉ／Ｏスイッチ５に供給され、次にデータ出力バッ
ファ７に転送される。転送されたデータは、外部に出力
される。
【００２１】データが読み出されたならば（図２
（ｇ）、Ｄｏｕｔ）、すぐに制御部９は、データレジス
タ８にデータの読み出しを要請する。読み出しを要請さ
れたデータレジスタ８は、予め格納されている（メモリ
クリア用などの）データを読み出して（図２（ｈ））Ｉ
／Ｏスイッチ５に供給する。制御部９からの制御信号に
よって供給されたデータはメモリセルアレ１の前記アド
レスで指定されているメモリセルに書き込まれる。
（ｇ）、Ｄｏｕｔ）、すぐに制御部９は、データレジス
タ８にデータの読み出しを要請する。読み出しを要請さ
れたデータレジスタ８は、予め格納されている（メモリ
クリア用などの）データを読み出して（図２（ｈ））Ｉ
／Ｏスイッチ５に供給する。制御部９からの制御信号に
よって供給されたデータはメモリセルアレ１の前記アド
レスで指定されているメモリセルに書き込まれる。
【００２２】以上の実施例によれば、予めデータレジス
タ８にリード・モデファイ・ライト時用のメモリクリア
などのためのデータが格納されているので、リード・モ
デファイ・ライト時に、従来のように外部のＣＰＵなど
から供給してもらわなくても内部のデータレジスタ８か
ら書き込むことができる。従って外部のＣＰＵなどから
のアクセス頻度を低減することができる。
タ８にリード・モデファイ・ライト時用のメモリクリア
などのためのデータが格納されているので、リード・モ
デファイ・ライト時に、従来のように外部のＣＰＵなど
から供給してもらわなくても内部のデータレジスタ８か
ら書き込むことができる。従って外部のＣＰＵなどから
のアクセス頻度を低減することができる。
【００２３】以上の実施例の図１において、データ入出
力端子１０を入力端子と出力端子を別けて設けても良
い。
力端子１０を入力端子と出力端子を別けて設けても良
い。
【００２４】またデータレジスタ８に格納保持されるデ
ータは、メモリクリアを目的とするデータに限るもので
はない。
ータは、メモリクリアを目的とするデータに限るもので
はない。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、内
部に書き換え用データ格納手段を備えているので、リー
ド・モデファイ・ライト時に読み出しごとに書き換えの
ためのデータを、ＣＰＵなどの外部から供給される必要
がなくなるので、アクセス頻度を低下させることができ
る。
部に書き換え用データ格納手段を備えているので、リー
ド・モデファイ・ライト時に読み出しごとに書き換えの
ためのデータを、ＣＰＵなどの外部から供給される必要
がなくなるので、アクセス頻度を低下させることができ
る。
【００２６】従ってＣＰＵなどの外部回路からのアクセ
ス頻度を低減して、ＣＰＵの他の処理に対する処理能力
を向上させることができる。
ス頻度を低減して、ＣＰＵの他の処理に対する処理能力
を向上させることができる。
【図１】この発明の一実施例に係るメモリ回路の機能ブ
ロック図である。
ロック図である。
【図２】図１に係る動作タイミングチャートである。
１ メモリセルアレイ ２ センスアンプ ３ ロウデコーダ ４ カラムデコーダ ５ Ｉ／Ｏスイッチ ６ データ入力バッファ ７ データ出力バッファ ８ データレジスタ ９ 制御部
Claims (1)
- 【請求項１】 リード・モデファイ・ライトモードで所
望のアドレスのデータの読み出しを行った直後に、この
読み出しを行ったアドレスに新たなデータを書き込むメ
モリ回路において、 書き込み用データを予め外部から入力して保持し、入力
される書き込み要請に基づき前記書き込み用データを読
み出して所望のアドレスに書き込ませる書き込み用デー
タ格納手段と、 リード・モデファイ・ライトモードで所望のアドレスの
データを読み出した直後に、前記書き込み用データ格納
手段に前記所望のアドレスに対する前記書き込み要請を
供給する制御手段とを備えてなることを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137557A JPH0594361A (ja) | 1991-06-10 | 1991-06-10 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137557A JPH0594361A (ja) | 1991-06-10 | 1991-06-10 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594361A true JPH0594361A (ja) | 1993-04-16 |
Family
ID=15201506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137557A Pending JPH0594361A (ja) | 1991-06-10 | 1991-06-10 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594361A (ja) |
-
1991
- 1991-06-10 JP JP3137557A patent/JPH0594361A/ja active Pending
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