JPH0594393A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPH0594393A JPH0594393A JP3113851A JP11385191A JPH0594393A JP H0594393 A JPH0594393 A JP H0594393A JP 3113851 A JP3113851 A JP 3113851A JP 11385191 A JP11385191 A JP 11385191A JP H0594393 A JPH0594393 A JP H0594393A
- Authority
- JP
- Japan
- Prior art keywords
- data
- computers
- image display
- cpu
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Digital Computer Display Output (AREA)
- Computer And Data Communications (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 通信制御用及び描画処理用に専用のコントロ
ーラを設け、両者間のデータ交換を記憶手段を介して転
送することで、複数の計算機により画像表示を共有しな
がら、高速に表示処理を行えるようにする。 【構成】 複数の計算機３〜６に複数の伝送路を接続
し、これらに対するデータの授受を個別に制御する通信
ＣＰＵ１３によって行うと共に、通信ＣＰＵ１３からの
データをデュアルポートメモリ１４に記憶させ、また、
描画データはＶＲＡＭ１２にＣＲＴ２に表示するための
画素に相当するデータとして記憶させ、さらに、描画Ｃ
ＰＵ１１によってデュアルポートメモリ１４から読み出
したデータをＶＲＡＭ１２上に画素データとして展開す
る。
ーラを設け、両者間のデータ交換を記憶手段を介して転
送することで、複数の計算機により画像表示を共有しな
がら、高速に表示処理を行えるようにする。 【構成】 複数の計算機３〜６に複数の伝送路を接続
し、これらに対するデータの授受を個別に制御する通信
ＣＰＵ１３によって行うと共に、通信ＣＰＵ１３からの
データをデュアルポートメモリ１４に記憶させ、また、
描画データはＶＲＡＭ１２にＣＲＴ２に表示するための
画素に相当するデータとして記憶させ、さらに、描画Ｃ
ＰＵ１１によってデュアルポートメモリ１４から読み出
したデータをＶＲＡＭ１２上に画素データとして展開す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ワークステーションネ
ットワークなどにあって、複数の計算機によって共用で
きるようにした画像表示装置に関するものである。
ットワークなどにあって、複数の計算機によって共用で
きるようにした画像表示装置に関するものである。
【０００２】
【従来の技術】従来、例えば、ワークステーションネッ
トワークにあっては、複数の計算機が用いられるが、そ
の表示は各々に割り当てられた画像表示装置に表示する
ように構成されており、複数の計算機の画像を同一の画
面上に表示することは考えられていない。なお、複数の
計算機の画像を同時に表示したい要求に対しては、一台
のワークステーションに通信回線を介して複数の計算機
を接続し、ワークステーションで上位の計算機のデータ
を取り込んで加工し、これを表示する方法がとらる。
トワークにあっては、複数の計算機が用いられるが、そ
の表示は各々に割り当てられた画像表示装置に表示する
ように構成されており、複数の計算機の画像を同一の画
面上に表示することは考えられていない。なお、複数の
計算機の画像を同時に表示したい要求に対しては、一台
のワークステーションに通信回線を介して複数の計算機
を接続し、ワークステーションで上位の計算機のデータ
を取り込んで加工し、これを表示する方法がとらる。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、その処理に際してＣＰＵ（中央処理装
置）が描画→通信→描画→通信・・・のように交互に操
作を行う必要があるため、処理速度が遅くなるという問
題がある。
技術にあっては、その処理に際してＣＰＵ（中央処理装
置）が描画→通信→描画→通信・・・のように交互に操
作を行う必要があるため、処理速度が遅くなるという問
題がある。
【０００４】本発明の目的は、上記従来技術の実情に鑑
みてなされたもので、複数の計算機により画像表示を共
有しながら、高速に表示処理を行えるようにした画像表
示装置を提供することにある。
みてなされたもので、複数の計算機により画像表示を共
有しながら、高速に表示処理を行えるようにした画像表
示装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の計算機に対するデータの授受を個
別に制御する通信制御用コントローラと、該通信制御用
コントローラからのデータを記憶する記憶手段と、描画
データを表示器に表示するための画素に相当するデータ
を記憶する表示メモリと、該表示メモリ上に前記記憶手
段から読み出したデータを画素データとして展開する描
画制御用コントローラとを設けるようにしている。
に、本発明は、複数の計算機に対するデータの授受を個
別に制御する通信制御用コントローラと、該通信制御用
コントローラからのデータを記憶する記憶手段と、描画
データを表示器に表示するための画素に相当するデータ
を記憶する表示メモリと、該表示メモリ上に前記記憶手
段から読み出したデータを画素データとして展開する描
画制御用コントローラとを設けるようにしている。
【０００６】また、複数の計算機からのデータを同時に
１つの画面上に表示するために、前記複数の計算機から
の描画データの表示を計算機ごとに異なる表示領域に表
示するようにしている。
１つの画面上に表示するために、前記複数の計算機から
の描画データの表示を計算機ごとに異なる表示領域に表
示するようにしている。
【０００７】さらに、前記記憶手段は複数が考えられ、
デユアルポートメモリ、或いは、ファースト・イン・フ
ァースト・アウトメモリを用いることができる。
デユアルポートメモリ、或いは、ファースト・イン・フ
ァースト・アウトメモリを用いることができる。
【０００８】
【作用】上記した手段によれば、複数の計算機からの描
画データが通信制御用コントローラによって統制されな
がら記憶手段に格納され、所定のタイミングで描画制御
用コントローラによって読み出されながら１つの画面上
に表示される。したがって、複数の計算機で表示装置を
共用しながら、処理を高速に行うことが可能になる。
画データが通信制御用コントローラによって統制されな
がら記憶手段に格納され、所定のタイミングで描画制御
用コントローラによって読み出されながら１つの画面上
に表示される。したがって、複数の計算機で表示装置を
共用しながら、処理を高速に行うことが可能になる。
【０００９】そして、画像表示装置の表示画面に対し
て、ウィンドウ表示が行われ、計算機ごとに異なる表示
領域に表示が行われる。したがって、１つの画面上に複
数の計算機の描画データを同時に表示することが可能に
なる。
て、ウィンドウ表示が行われ、計算機ごとに異なる表示
領域に表示が行われる。したがって、１つの画面上に複
数の計算機の描画データを同時に表示することが可能に
なる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明による画像表示装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【００１２】画像表示装置１には、ラスタスキャンによ
りドット図形及び文字を表示するＣＲＴ（陰極線表示
管）２（例えば、モニタ）及び表示情報を送出する計算
機３〜６（ここでは４台のみを示しているが、台数に制
限はない）が接続されている。画像表示装置１は、画像
を表示するための制御を行う描画ＣＰＵ１１（描画制御
用コントローラ）、描画ＣＰＵ１１に接続されて計算機
３〜５よりの画像情報（キャラクタ及びグラフィックデ
ータ）の画素に相当するデータを記憶するＶＲＡＭ（ビ
デオ・ランダム・アクセス・メモリ）１２（表示メモ
リ）、描画ＣＰＵ１１に接続されて計算機３〜６の各々
との通信を制御する通信ＣＰＵ１３（通信制御用コント
ローラ）、描画ＣＰＵ１１及び通信ＣＰＵ１３に接続さ
れて計算機３〜６からの表示情報を記憶するためのデュ
アルポートメモリ１４（記憶手段）の各々を備えて構成
されている。
りドット図形及び文字を表示するＣＲＴ（陰極線表示
管）２（例えば、モニタ）及び表示情報を送出する計算
機３〜６（ここでは４台のみを示しているが、台数に制
限はない）が接続されている。画像表示装置１は、画像
を表示するための制御を行う描画ＣＰＵ１１（描画制御
用コントローラ）、描画ＣＰＵ１１に接続されて計算機
３〜５よりの画像情報（キャラクタ及びグラフィックデ
ータ）の画素に相当するデータを記憶するＶＲＡＭ（ビ
デオ・ランダム・アクセス・メモリ）１２（表示メモ
リ）、描画ＣＰＵ１１に接続されて計算機３〜６の各々
との通信を制御する通信ＣＰＵ１３（通信制御用コント
ローラ）、描画ＣＰＵ１１及び通信ＣＰＵ１３に接続さ
れて計算機３〜６からの表示情報を記憶するためのデュ
アルポートメモリ１４（記憶手段）の各々を備えて構成
されている。
【００１３】描画ＣＰＵ１１及び通信ＣＰＵ１３は、不
図示のＲＯＭ（ランダム・アクセス・メモリ）を付属
し、このＲＯＭに描画処理及び通信処理を実行するため
のプログラムが書き込まれている。描画ＣＰＵ１１と通
信ＣＰＵ１３間には、デユアルポートメモリ１４に対す
る書き込み及び読み出しを必要に応じて割り込みをかけ
て実行するために、割り込み信号線１５が接続されてい
る。ＶＲＡＭ１２は、リフレッシュメモリ、キャラクタ
ゼネレータ、及び並列／直列変換回路（いずれも不図
示）を備えて構成され、リフレッシュメモリに書き込ま
れたコードがデュアルポートメモリ１４から読み出され
た描画データに対応してキャラクタゼネレータから走査
線に輝度信号として乗せるためのデータが並列信号で出
力され、これが並列／直列変換回路で直列信号に変換さ
れてＣＲＴ２へ送出され、デュアルポートメモリ１４か
ら読み出された描画データの内容が表示される。また、
デユアルポートメモリ１４は、２つのアドレス及びデー
タ入出力部をもち、描画ＣＰＵ１１と通信ＣＰＵ１３と
の間のメッセージ交換を行うために用いられる。
図示のＲＯＭ（ランダム・アクセス・メモリ）を付属
し、このＲＯＭに描画処理及び通信処理を実行するため
のプログラムが書き込まれている。描画ＣＰＵ１１と通
信ＣＰＵ１３間には、デユアルポートメモリ１４に対す
る書き込み及び読み出しを必要に応じて割り込みをかけ
て実行するために、割り込み信号線１５が接続されてい
る。ＶＲＡＭ１２は、リフレッシュメモリ、キャラクタ
ゼネレータ、及び並列／直列変換回路（いずれも不図
示）を備えて構成され、リフレッシュメモリに書き込ま
れたコードがデュアルポートメモリ１４から読み出され
た描画データに対応してキャラクタゼネレータから走査
線に輝度信号として乗せるためのデータが並列信号で出
力され、これが並列／直列変換回路で直列信号に変換さ
れてＣＲＴ２へ送出され、デュアルポートメモリ１４か
ら読み出された描画データの内容が表示される。また、
デユアルポートメモリ１４は、２つのアドレス及びデー
タ入出力部をもち、描画ＣＰＵ１１と通信ＣＰＵ１３と
の間のメッセージ交換を行うために用いられる。
【００１４】以上の構成において、計算機３〜６からの
描画データをＣＲＴ２にまとめて表示する場合、例え
ば、画像表示装置１が送信要求を出していることを通信
ＣＰＵ１３が判定すると、送信許可を計算機３に送出す
る。これにより計算機３から描画データが送信され、通
信ＣＰＵ１３を介してデュアルポートメモリ１４に記憶
される。この記憶データは所定のタイミングにおいて描
画ＣＰＵ１１により読み出され、ＶＲＡＭ１２に入力さ
れ、対応するコードが読み出され、上記したようにキャ
ラクタゼネレータからの信号がＣＲＴ２に印加され、計
算機３からの描画データが画像として表示される。この
とき、ＣＲＴ２はウィンドウ表示を行っており、例えば
４分割に分けて表示され、その１つの分割画面領域が１
つの計算機に割当てられる。したがって、ここでは、計
算機３からの描画データは第１の分割画面領域に表示さ
れる。
描画データをＣＲＴ２にまとめて表示する場合、例え
ば、画像表示装置１が送信要求を出していることを通信
ＣＰＵ１３が判定すると、送信許可を計算機３に送出す
る。これにより計算機３から描画データが送信され、通
信ＣＰＵ１３を介してデュアルポートメモリ１４に記憶
される。この記憶データは所定のタイミングにおいて描
画ＣＰＵ１１により読み出され、ＶＲＡＭ１２に入力さ
れ、対応するコードが読み出され、上記したようにキャ
ラクタゼネレータからの信号がＣＲＴ２に印加され、計
算機３からの描画データが画像として表示される。この
とき、ＣＲＴ２はウィンドウ表示を行っており、例えば
４分割に分けて表示され、その１つの分割画面領域が１
つの計算機に割当てられる。したがって、ここでは、計
算機３からの描画データは第１の分割画面領域に表示さ
れる。
【００１５】次に、計算機４から送信要求が有ったとす
ると、上記と同様にして通信ＣＰＵ１３は送信許可を計
算機４に与え、この計算機４からの描画データをデュア
ルポートメモリ１４に記憶する。この描画データも描画
ＣＰＵ１１によって読み出され、ＣＲＴ２の第２の分割
画面領域に表示される。したがって、この段階では、Ｃ
ＲＴ２上に２つの計算機からの描画データが２つの分割
画面領域に表示されている。以下、同様にして、他の計
算機からの描画データがＣＲＴ２に順次表示される。
ると、上記と同様にして通信ＣＰＵ１３は送信許可を計
算機４に与え、この計算機４からの描画データをデュア
ルポートメモリ１４に記憶する。この描画データも描画
ＣＰＵ１１によって読み出され、ＣＲＴ２の第２の分割
画面領域に表示される。したがって、この段階では、Ｃ
ＲＴ２上に２つの計算機からの描画データが２つの分割
画面領域に表示されている。以下、同様にして、他の計
算機からの描画データがＣＲＴ２に順次表示される。
【００１６】このようにして、１つの画像表示装置を用
いながら複数の計算機からの描画データを表示すること
ができる。換言すれば、複数の計算機によって１つの画
像表示装置を共用することが可能になる。しかも、描画
ＣＰＵ１１と通信ＣＰＵ１３が、各々描画制御及び通信
制御を個別に担当して処理を実行するので、画像表示処
理のために時間を取られることもない。
いながら複数の計算機からの描画データを表示すること
ができる。換言すれば、複数の計算機によって１つの画
像表示装置を共用することが可能になる。しかも、描画
ＣＰＵ１１と通信ＣＰＵ１３が、各々描画制御及び通信
制御を個別に担当して処理を実行するので、画像表示処
理のために時間を取られることもない。
【００１７】なお、ここでは１画面を４分割にするもの
としたが、計算機に応じて分割数を増やすこともでき
る。分割数が多くなって読み取り難くなる場合には、交
互表示をするなどの手段を取ることもできる。
としたが、計算機に応じて分割数を増やすこともでき
る。分割数が多くなって読み取り難くなる場合には、交
互表示をするなどの手段を取ることもできる。
【００１８】図２は本発明の他の実施例を示すブロック
図である。なお、本実施例においては、図１と同一であ
るものには同一引用数字を用いたので、ここでは重複す
る説明を省略する。
図である。なお、本実施例においては、図１と同一であ
るものには同一引用数字を用いたので、ここでは重複す
る説明を省略する。
【００１９】本実施例は、前記実施例のデュアルポート
メモリ１４に代えてＦＩＦＯ（ファースト・イン・ファ
ースト・アウト）メモリを用いたところに特徴がある。
描画ＣＰＵ１１と通信ＣＰＵ１３の間には、通信ＣＰＵ
１３から描画ＣＰＵ１１へ描画データを転送するための
ＦＩＦＯ１６、及び描画ＣＰＵ１１からの描画データを
通信ＣＰＵ１３へ転送するＦＩＦＯ１７の各々が接続さ
れている。
メモリ１４に代えてＦＩＦＯ（ファースト・イン・ファ
ースト・アウト）メモリを用いたところに特徴がある。
描画ＣＰＵ１１と通信ＣＰＵ１３の間には、通信ＣＰＵ
１３から描画ＣＰＵ１１へ描画データを転送するための
ＦＩＦＯ１６、及び描画ＣＰＵ１１からの描画データを
通信ＣＰＵ１３へ転送するＦＩＦＯ１７の各々が接続さ
れている。
【００２０】この構成では、通信ＣＰＵ１３によって計
算機３〜６のいずれかから取り込んだ描画データは、Ｆ
ＩＦＯ１６に入力され、内蔵する２ポートＲＡＭに順次
格納されると共に、この２ポートＲＡＭから描画ＣＰＵ
１１によって計算機３〜６のいずれに属するかをチェッ
クしながら順次取り出し、描画ＣＰＵ１１へ転送され
る。図１の場合と同様にＶＲＡＭ１２を介してＣＲＴ２
のウィンドウの定められた表示領域へ表示する。一方、
画像表示装置側から計算機側へデータを転送する場合に
は、描画ＣＰＵ１１の制御のもとにＦＩＦＯ１７へデー
タを順次格納し、同時に通信ＣＰＵ１３へ読み出し、回
線を経由して指定の計算機３〜６のいずれかへ転送す
る。
算機３〜６のいずれかから取り込んだ描画データは、Ｆ
ＩＦＯ１６に入力され、内蔵する２ポートＲＡＭに順次
格納されると共に、この２ポートＲＡＭから描画ＣＰＵ
１１によって計算機３〜６のいずれに属するかをチェッ
クしながら順次取り出し、描画ＣＰＵ１１へ転送され
る。図１の場合と同様にＶＲＡＭ１２を介してＣＲＴ２
のウィンドウの定められた表示領域へ表示する。一方、
画像表示装置側から計算機側へデータを転送する場合に
は、描画ＣＰＵ１１の制御のもとにＦＩＦＯ１７へデー
タを順次格納し、同時に通信ＣＰＵ１３へ読み出し、回
線を経由して指定の計算機３〜６のいずれかへ転送す
る。
【００２１】
【発明の効果】本発明は上記の通り構成されているの
で、次に記載する効果を奏する。
で、次に記載する効果を奏する。
【００２２】請求項１の画像表示装置においては、複数
の計算機に対するデータの授受を個別に制御する通信制
御用コントローラと、該通信制御用コントローラからの
データを記憶する記憶手段と、描画データを表示器に表
示するための画素に相当するデータを記憶する表示メモ
リと、該表示メモリ上に前記記憶手段から読み出したデ
ータを画素データとして展開する描画制御用コントロー
ラとを設けているので、複数の計算機で表示装置を共用
しながら、画像処理を高速に行うことが可能になる。
の計算機に対するデータの授受を個別に制御する通信制
御用コントローラと、該通信制御用コントローラからの
データを記憶する記憶手段と、描画データを表示器に表
示するための画素に相当するデータを記憶する表示メモ
リと、該表示メモリ上に前記記憶手段から読み出したデ
ータを画素データとして展開する描画制御用コントロー
ラとを設けているので、複数の計算機で表示装置を共用
しながら、画像処理を高速に行うことが可能になる。
【００２３】請求項２の画像表示装置においては、前記
複数の計算機からの描画データの表示を、計算機ごとに
異なる表示領域に表示するようにしたので、１つの画面
上に複数の計算機の描画データを同時に表示することが
可能になる。
複数の計算機からの描画データの表示を、計算機ごとに
異なる表示領域に表示するようにしたので、１つの画面
上に複数の計算機の描画データを同時に表示することが
可能になる。
【００２４】請求項３の画像表示装置においては、記憶
手段は、デュアルポートメモリとしたので、簡単な構成
により、複数の計算機に対応した画像表示装置を構成す
ることができる。
手段は、デュアルポートメモリとしたので、簡単な構成
により、複数の計算機に対応した画像表示装置を構成す
ることができる。
【００２５】請求項４の画像表示装置においては、前記
記憶手段は、ファースト・イン・ファースト・アウトメ
モリとしたので、複数の計算機に対応した画像表示装置
を構成することができる。
記憶手段は、ファースト・イン・ファースト・アウトメ
モリとしたので、複数の計算機に対応した画像表示装置
を構成することができる。
【図１】本発明による画像表示装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明による画像表示装置の他の実施例を示す
ブロック図である。
ブロック図である。
１ 画像表示装置 ２ ＣＲＴ ３，４，５，６ 計算機 １１ 描画ＣＰＵ １２ ＶＲＡＭ １３ 通信ＣＰＵ １４ デュアルポートメモリ １５ 割り込み信号線 １６，１７ ＦＩＦＯ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 (72)発明者 安藤 喜司夫 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内
Claims (4)
- 【請求項１】 複数の計算機に対するデータの授受を個
別に制御する通信制御用コントローラと、該通信制御用
コントローラからのデータを記憶する記憶手段と、描画
データを表示器に表示するための画素に相当するデータ
を記憶する表示メモリと、該表示メモリ上に前記記憶手
段から読み出したデータを画素データとして展開する描
画制御用コントローラとを具備することを特徴とする画
像表示装置。 - 【請求項２】 前記複数の計算機からの描画データの表
示を、計算機ごとに異なる表示領域に表示することを特
徴とする請求項１記載の画像表示装置。 - 【請求項３】 前記記憶手段は、デュアルポートメモリ
であることを特徴とする請求項１記載の画像表示装置。 - 【請求項４】 前記記憶手段は、ファースト・イン・フ
ァースト・アウトメモリであることを特徴とする請求項
１記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113851A JPH0594393A (ja) | 1991-04-19 | 1991-04-19 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113851A JPH0594393A (ja) | 1991-04-19 | 1991-04-19 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594393A true JPH0594393A (ja) | 1993-04-16 |
Family
ID=14622659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113851A Withdrawn JPH0594393A (ja) | 1991-04-19 | 1991-04-19 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594393A (ja) |
-
1991
- 1991-04-19 JP JP3113851A patent/JPH0594393A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388207A (en) | Architecutre for a window-based graphics system | |
| US7019751B2 (en) | Graphic processing apparatus and method | |
| US4959803A (en) | Display control system | |
| JPH09245179A (ja) | コンピュータグラフィックス装置 | |
| JPS60112095A (ja) | コンピユータデイスプレイ装置におけるイメージ更新方法及び装置 | |
| US5859646A (en) | Graphic drawing processing device and graphic drawing processing system using thereof | |
| EP0658858B1 (en) | Graphics computer | |
| US6927776B2 (en) | Data transfer device and method | |
| US4924432A (en) | Display information processing apparatus | |
| US5255366A (en) | Address processing unit for a graphics controller | |
| US5309560A (en) | Data selection device | |
| JPH1069548A (ja) | コンピュータ・グラフィックス・システム | |
| JP3002951B2 (ja) | 画像データ記憶制御装置 | |
| JPH0160835B2 (ja) | ||
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JPH0553548A (ja) | デイスプレイ制御装置 | |
| JPH036510B2 (ja) | ||
| JP2641932B2 (ja) | フレームメモリのアクセス方式 | |
| JPH0916807A (ja) | マルチスクリーン表示回路 | |
| JPS60251431A (ja) | メモリ表示装置 | |
| JPH06118918A (ja) | 表示信号出力回路 | |
| JPS6113288A (ja) | 画像フレ−ム・メモリのアクセス制御回路 | |
| JPS61137186A (ja) | 表示制御装置 | |
| JPH05234370A (ja) | 画像メモリのデータ転送方法 | |
| JPS61273675A (ja) | ３次元アドレス発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |