JPH0595113A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0595113A JPH0595113A JP3253471A JP25347191A JPH0595113A JP H0595113 A JPH0595113 A JP H0595113A JP 3253471 A JP3253471 A JP 3253471A JP 25347191 A JP25347191 A JP 25347191A JP H0595113 A JPH0595113 A JP H0595113A
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- gate electrode
- semiconductor device
- film
- forming
- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】高信頼度，高電流駆動能力化と共に高集積化に
好適なＭＩＳ型電界効果トランジスタを提供する。 【構成】ソース，ドレインが上記ＬＤＤ構造を有しかつ
その低濃度拡散層２上部ゲート電極側壁近傍にサイドウ
ォールスペーサ６を設け、かつ該ゲート電極底部が張り
出しており、かつ該ゲート電極張出し部が半導体基板１
内に自己整合的に埋め込まれていることをより達成され
る。 【効果】低濃度拡散層２とゲート電極５との重なり部分
をシリコン基板１内に自己整合的に埋め込み、トランジ
スタの平面的な占有面積が小さくても高信頼度，高電流
駆動能力を有する半導体装置を実現できる。また、本ト
ランジスタと上部配線層とのコンタクトも自己整合的に
形成でき、トランジスタの平面的な占有面積をさらに小
さくできる。
好適なＭＩＳ型電界効果トランジスタを提供する。 【構成】ソース，ドレインが上記ＬＤＤ構造を有しかつ
その低濃度拡散層２上部ゲート電極側壁近傍にサイドウ
ォールスペーサ６を設け、かつ該ゲート電極底部が張り
出しており、かつ該ゲート電極張出し部が半導体基板１
内に自己整合的に埋め込まれていることをより達成され
る。 【効果】低濃度拡散層２とゲート電極５との重なり部分
をシリコン基板１内に自己整合的に埋め込み、トランジ
スタの平面的な占有面積が小さくても高信頼度，高電流
駆動能力を有する半導体装置を実現できる。また、本ト
ランジスタと上部配線層とのコンタクトも自己整合的に
形成でき、トランジスタの平面的な占有面積をさらに小
さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に高信頼度化，高電流駆動能力化と共に
高集積化に好適な絶縁ゲート型（以下ＭＩＳ型と略す）
電界効果トランジスタを有する半導体装置及びその製造
方法に関する。
方法に係り、特に高信頼度化，高電流駆動能力化と共に
高集積化に好適な絶縁ゲート型（以下ＭＩＳ型と略す）
電界効果トランジスタを有する半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】ＭＩＳ型電界効果トランジスタの高信頼
度化には、ドレイン構造の改良により素子内部の電界を
緩和するのが有効である。従来ＭＩＳ型電界効果トラン
ジスタの高信頼度化構造としては、例えば特開昭54−44
482号において論じられているような低濃度ドレイン構
造、いわゆるＬＤＤ（Lightly Doped Drain)構造、ある
いはアイ・イー・イー・イー、エレクトロン、デバイ
ス、レターズ、４号、1987年、第１５１項から１５３項
（IEEE,Electron Device Letters,Vol.ＥＤＬ−４,ｐ
ｐ．１５１−１５３，１９８７）において論じられてい
るような上記ＬＤＤ構造の改良型としてその低濃度ドレ
インとゲート電極を十分にオーバーラップさせた構造が
上げられる。このうち後者を図２に示す。１がシリコン
基板、２が低不純物濃度のソース，ドレイン拡散層（以
後、低濃度拡散層と略す）、３が高不純物濃度のソー
ス，ドレイン拡散層（以後、高濃度拡散層と略す）、４
がゲート絶縁膜、７が張出し部付きゲート電極、そして
８が絶縁膜からなるサイドウォールスペーサである。
度化には、ドレイン構造の改良により素子内部の電界を
緩和するのが有効である。従来ＭＩＳ型電界効果トラン
ジスタの高信頼度化構造としては、例えば特開昭54−44
482号において論じられているような低濃度ドレイン構
造、いわゆるＬＤＤ（Lightly Doped Drain)構造、ある
いはアイ・イー・イー・イー、エレクトロン、デバイ
ス、レターズ、４号、1987年、第１５１項から１５３項
（IEEE,Electron Device Letters,Vol.ＥＤＬ−４,ｐ
ｐ．１５１−１５３，１９８７）において論じられてい
るような上記ＬＤＤ構造の改良型としてその低濃度ドレ
インとゲート電極を十分にオーバーラップさせた構造が
上げられる。このうち後者を図２に示す。１がシリコン
基板、２が低不純物濃度のソース，ドレイン拡散層（以
後、低濃度拡散層と略す）、３が高不純物濃度のソー
ス，ドレイン拡散層（以後、高濃度拡散層と略す）、４
がゲート絶縁膜、７が張出し部付きゲート電極、そして
８が絶縁膜からなるサイドウォールスペーサである。
【０００３】
【発明が解決しようとする課題】上記従来技術におい
て、前者ＬＤＤ構造の低濃度拡散層３は、素子内部電界
を緩和しトランジスタの長期的動作の信頼性を向上させ
るが、トランジスタに直列に接続された抵抗として働き
電流駆動能力の低下を招く。また、このＬＤＤ構造でも
ゲート長が０.５μｍ 以下になってくると従来電源電圧
５Ｖで使用するのは困難になってきている。これに対し
て図２のような改良ＬＤＤ構造は上記ＬＤＤ構造よりも
高信頼度化と共に高電流駆動能力化が期待できる。ＬＤ
Ｄ構造の低濃度拡散層とゲート電極とを十分にオーバー
ラップさせると、ドレイン近傍でのチャネル方向電界を
緩和でき、かつ注入されたホットキャリアが絶縁膜中に
捕獲されることなくゲート電極中に注入されるため、Ｌ
ＤＤ構造における固有の劣化現象（スペーサ中で捕獲さ
れたホットキャリアに起因する特性変動）を防止でき
る。しかしながら、本構造はオーバーラップ用のゲート
電極７ａがリソグラフィーで定まる本来のゲート電極７
ｂから張り出しているため、自己整合的に拡散層とのコ
ンタクト孔を形成するとき、あるいは通常のコンタクト
孔がずれてスペーサ上に開口したときに、上層配線と上
記張り出し電極７ｂが接触するという問題があった。こ
れを図３（ａ）を用いてより詳細に説明する。図３
（ａ）は図２に示した公知例のドレイン近傍のみを拡大
して示した断面図である。この図ではｎチャネルの場合
を示しており、さらにコンタクト孔をサイドウォールス
ペーサ８と重なるように開口し上層の多結晶シリコンか
らなる配線層１７を形成してある。この図から明らかな
ようにゲート電極の張出し部１９と配線層１７が１８に
おいて短絡している。なお１６は層間絶縁膜である。こ
のため、従来技術ではサイドウォールスペーサ端とコン
タクト孔間が接触しないように、余裕を設けねばならず
トランジスタの占有面積が大きくなるという問題があっ
た。また、本構造では、低濃度拡散層をシリコン基板表
面に平面的に配置しているため、その占有面積を小さく
することが、信頼性確保上困難であるという問題もあっ
た。
て、前者ＬＤＤ構造の低濃度拡散層３は、素子内部電界
を緩和しトランジスタの長期的動作の信頼性を向上させ
るが、トランジスタに直列に接続された抵抗として働き
電流駆動能力の低下を招く。また、このＬＤＤ構造でも
ゲート長が０.５μｍ 以下になってくると従来電源電圧
５Ｖで使用するのは困難になってきている。これに対し
て図２のような改良ＬＤＤ構造は上記ＬＤＤ構造よりも
高信頼度化と共に高電流駆動能力化が期待できる。ＬＤ
Ｄ構造の低濃度拡散層とゲート電極とを十分にオーバー
ラップさせると、ドレイン近傍でのチャネル方向電界を
緩和でき、かつ注入されたホットキャリアが絶縁膜中に
捕獲されることなくゲート電極中に注入されるため、Ｌ
ＤＤ構造における固有の劣化現象（スペーサ中で捕獲さ
れたホットキャリアに起因する特性変動）を防止でき
る。しかしながら、本構造はオーバーラップ用のゲート
電極７ａがリソグラフィーで定まる本来のゲート電極７
ｂから張り出しているため、自己整合的に拡散層とのコ
ンタクト孔を形成するとき、あるいは通常のコンタクト
孔がずれてスペーサ上に開口したときに、上層配線と上
記張り出し電極７ｂが接触するという問題があった。こ
れを図３（ａ）を用いてより詳細に説明する。図３
（ａ）は図２に示した公知例のドレイン近傍のみを拡大
して示した断面図である。この図ではｎチャネルの場合
を示しており、さらにコンタクト孔をサイドウォールス
ペーサ８と重なるように開口し上層の多結晶シリコンか
らなる配線層１７を形成してある。この図から明らかな
ようにゲート電極の張出し部１９と配線層１７が１８に
おいて短絡している。なお１６は層間絶縁膜である。こ
のため、従来技術ではサイドウォールスペーサ端とコン
タクト孔間が接触しないように、余裕を設けねばならず
トランジスタの占有面積が大きくなるという問題があっ
た。また、本構造では、低濃度拡散層をシリコン基板表
面に平面的に配置しているため、その占有面積を小さく
することが、信頼性確保上困難であるという問題もあっ
た。
【０００４】本発明の目的は０.３μｍ プロセス以降の
基本デバイスとして、容易なプロセスで形成でき、上記
制約を受けずに高信頼度高電流駆動能力を共に有するＭ
ＩＳ型電界効果トランジスタを提供することにある。
基本デバイスとして、容易なプロセスで形成でき、上記
制約を受けずに高信頼度高電流駆動能力を共に有するＭ
ＩＳ型電界効果トランジスタを提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、ソース，ド
レインが上記ＬＤＤ構造を有しかつその低濃度拡散層上
部ゲート電極側壁近傍にサイドウォールスペーサを設
け、かつ該ゲート電極底部が張り出しており、かつ該ゲ
ート電極張出し部が半導体基板内に自己整合的に埋め込
まれていることをより達成される。
レインが上記ＬＤＤ構造を有しかつその低濃度拡散層上
部ゲート電極側壁近傍にサイドウォールスペーサを設
け、かつ該ゲート電極底部が張り出しており、かつ該ゲ
ート電極張出し部が半導体基板内に自己整合的に埋め込
まれていることをより達成される。
【０００６】
【作用】上記手段において、上記ゲート電極底部の張り
出し部分、いわゆる低濃度拡散層との重なり部分がシリ
コン基板内に埋め込まれることにより、上層配線層と張
り出し部分が直接接触することを防ぐことができる。こ
れを、図３（ｂ）で詳細に説明する。図中の５がゲート
電極、６がサイドウォールスペーサ、他は図３（ａ）と
同一である。この図からゲート電極の張り出し部分がシ
リコン基板１内に埋め込まれているため、上層の配線層
１７とはサイドウォールスペーサ６で十分に絶縁されて
おり、両者が短絡することはない。また、ゲート電極５
と低濃度拡散層２とのオーバーラップ部分がシリコン基
板１内に埋め込まれることにより、オーバーラップ長を
深さ方向で立体的に稼ぐことできる。
出し部分、いわゆる低濃度拡散層との重なり部分がシリ
コン基板内に埋め込まれることにより、上層配線層と張
り出し部分が直接接触することを防ぐことができる。こ
れを、図３（ｂ）で詳細に説明する。図中の５がゲート
電極、６がサイドウォールスペーサ、他は図３（ａ）と
同一である。この図からゲート電極の張り出し部分がシ
リコン基板１内に埋め込まれているため、上層の配線層
１７とはサイドウォールスペーサ６で十分に絶縁されて
おり、両者が短絡することはない。また、ゲート電極５
と低濃度拡散層２とのオーバーラップ部分がシリコン基
板１内に埋め込まれることにより、オーバーラップ長を
深さ方向で立体的に稼ぐことできる。
【０００７】
【実施例】以下に本発明の代表的な実施例を、図１，４
を用いて説明する。図１は本発明をｎチャネルＭＯＳ型
電界効果トランジスタに適用したときの代表的な断面構
造を示したものであり、図４はその構造を形成する代表
的な形成工程の概略を示したものである。図１でサイド
ウォールスペーサ６の幅は約０.１５μｍ 、ゲート絶縁
膜４は二酸化シリコン膜で約１５ｎｍ、ｎ型の低濃度拡
散層（不純物領域）２の表面不純物濃度は約１×１０18
／cm3 であった。これにより、ゲート電極と低濃度拡散
層との重なりは、シリコン基板内で深さ方向に形成され
約０.１μｍであり、上層配線層１８との絶縁はサイド
ウォールスペーサ６により自己整合的に行われている。
この結果、従来公知例のＬＤＤ構造のＭＯＳ型電界効果
トランジスタに比べると、信頼性の指標であるホットキ
ャリア耐圧（伝達コンダクタンスＧｍが１０年で１０％
変動するドレイン電圧で定義）がゲートフリンジ電界の
上昇とＬＤＤ固有のホットキャリア劣化現象の低減によ
り約２Ｖ向上させることができた。さらに、本実施例で
は実質的な低濃度拡散層の長さを小さくすることがで
き、電流駆動能力も通常のＬＤＤ構造に比べて約１０％
向上させることができ、また平面的な低濃度拡散層の長
さを小さくすることができたためトランジスタの占有面
積をも小さくすることができた。
を用いて説明する。図１は本発明をｎチャネルＭＯＳ型
電界効果トランジスタに適用したときの代表的な断面構
造を示したものであり、図４はその構造を形成する代表
的な形成工程の概略を示したものである。図１でサイド
ウォールスペーサ６の幅は約０.１５μｍ 、ゲート絶縁
膜４は二酸化シリコン膜で約１５ｎｍ、ｎ型の低濃度拡
散層（不純物領域）２の表面不純物濃度は約１×１０18
／cm3 であった。これにより、ゲート電極と低濃度拡散
層との重なりは、シリコン基板内で深さ方向に形成され
約０.１μｍであり、上層配線層１８との絶縁はサイド
ウォールスペーサ６により自己整合的に行われている。
この結果、従来公知例のＬＤＤ構造のＭＯＳ型電界効果
トランジスタに比べると、信頼性の指標であるホットキ
ャリア耐圧（伝達コンダクタンスＧｍが１０年で１０％
変動するドレイン電圧で定義）がゲートフリンジ電界の
上昇とＬＤＤ固有のホットキャリア劣化現象の低減によ
り約２Ｖ向上させることができた。さらに、本実施例で
は実質的な低濃度拡散層の長さを小さくすることがで
き、電流駆動能力も通常のＬＤＤ構造に比べて約１０％
向上させることができ、また平面的な低濃度拡散層の長
さを小さくすることができたためトランジスタの占有面
積をも小さくすることができた。
【０００８】なお、上記はｎチャネルについての実施例
であったが、ｐチャネルにおいても導電型を逆にするこ
とにより同様の電界緩和効果を得ることができる。ま
た、ゲート電極材料についても金属，金属とシリコンと
の多層膜等いずれでも良く、ゲート酸化膜及びサイドウ
ォールスペーサ材料も別の高誘電体膜でも良い。特に、
今後シリコン酸化膜厚がその薄膜化限界に近づきつつあ
るため、他の高誘電体膜（シリコン窒化膜，タンタル酸
化膜等）が用いられることが考えられるが、そのときス
ペーサ材料も高誘電体に変更した方が良好な特性を得る
ことができる。さらに、高濃度拡散層３は埋め込みゲー
ト電極部に達していても良い。この場合、電流駆動能力
はさらに向上する。
であったが、ｐチャネルにおいても導電型を逆にするこ
とにより同様の電界緩和効果を得ることができる。ま
た、ゲート電極材料についても金属，金属とシリコンと
の多層膜等いずれでも良く、ゲート酸化膜及びサイドウ
ォールスペーサ材料も別の高誘電体膜でも良い。特に、
今後シリコン酸化膜厚がその薄膜化限界に近づきつつあ
るため、他の高誘電体膜（シリコン窒化膜，タンタル酸
化膜等）が用いられることが考えられるが、そのときス
ペーサ材料も高誘電体に変更した方が良好な特性を得る
ことができる。さらに、高濃度拡散層３は埋め込みゲー
ト電極部に達していても良い。この場合、電流駆動能力
はさらに向上する。
【０００９】次に、図４を用いて第１の実施例を形成す
る代表的な工程を説明する。
る代表的な工程を説明する。
【００１０】図４（ａ）は、ｐ型１０Ω−cmのシリコン
基板１上に素子分離領域を形成後、公知の化学気相成長
（ＣＶＤ）法を用いて全面にシリコン窒化膜１０を３０
０〜３５０ｎｍ被膜し、公知のリソグラフィー技術を用
いて幅３００〜３５０ｎｍの溝１１を形成後、続いてシ
リコン基板を等方性のドライエッチングで約０.１μｍ
加工し、さらに二酸化シリコンからなるゲート絶縁膜４
を熱酸化法で１０〜１３ｎｍ形成した後の断面図を示し
たものである。図のようにシリコン基板は横方向にも約
０.１μｍ エッチングされている。
基板１上に素子分離領域を形成後、公知の化学気相成長
（ＣＶＤ）法を用いて全面にシリコン窒化膜１０を３０
０〜３５０ｎｍ被膜し、公知のリソグラフィー技術を用
いて幅３００〜３５０ｎｍの溝１１を形成後、続いてシ
リコン基板を等方性のドライエッチングで約０.１μｍ
加工し、さらに二酸化シリコンからなるゲート絶縁膜４
を熱酸化法で１０〜１３ｎｍ形成した後の断面図を示し
たものである。図のようにシリコン基板は横方向にも約
０.１μｍ エッチングされている。
【００１１】次に図４（ｂ）のごとく多結晶シリコンの
被膜（約４００〜５００ｎｍ）とエッチバックにより、
シリコン窒化膜とシリコン基板内に形成した溝１１内に
多結晶シリコンを埋め込む。続いてこの多結晶シリコン
中に高濃度に燐を拡散させ、電極とする。この結果、ゲ
ート電極は、底部の張り出し部がシリコン基板内に埋め
込まれた逆Ｔ字型となっている。
被膜（約４００〜５００ｎｍ）とエッチバックにより、
シリコン窒化膜とシリコン基板内に形成した溝１１内に
多結晶シリコンを埋め込む。続いてこの多結晶シリコン
中に高濃度に燐を拡散させ、電極とする。この結果、ゲ
ート電極は、底部の張り出し部がシリコン基板内に埋め
込まれた逆Ｔ字型となっている。
【００１２】次に図４（ｃ）の如くシリコン窒化膜１０
を除去後、二酸化シリコンからなる薄膜１２を５〜１０
ｎｍ被膜し、燐の１〜２×１０13／cm2 イオン打ち込み
と、その後の窒素雰囲気中の熱処理で低濃度拡散層２を
形成する。
を除去後、二酸化シリコンからなる薄膜１２を５〜１０
ｎｍ被膜し、燐の１〜２×１０13／cm2 イオン打ち込み
と、その後の窒素雰囲気中の熱処理で低濃度拡散層２を
形成する。
【００１３】最後に図４（ｄ）の如く、１５０〜１７０
ｎｍの二酸化シリコン膜の被膜とその膜厚分の異方性ド
ライエッチングによりサイドウォールスペーサ６を形成
する。このときサイドウォールスペーサ６の幅は１３０
〜１５０ｎｍであった。次に２〜５×１０15／cm2 の
砒素のイオン打ち込みとその後の熱処理で高濃度拡散層
３を形成する。後の工程は、公知の方法により層間絶縁
膜の被膜，コンタクト孔の開口，金属配線層の形成によ
り完成する。
ｎｍの二酸化シリコン膜の被膜とその膜厚分の異方性ド
ライエッチングによりサイドウォールスペーサ６を形成
する。このときサイドウォールスペーサ６の幅は１３０
〜１５０ｎｍであった。次に２〜５×１０15／cm2 の
砒素のイオン打ち込みとその後の熱処理で高濃度拡散層
３を形成する。後の工程は、公知の方法により層間絶縁
膜の被膜，コンタクト孔の開口，金属配線層の形成によ
り完成する。
【００１４】以上により、従来ＬＤＤ構造形成プロセス
と同様自己整合的に、埋め込み逆Ｔ字型ゲート電極を有
するゲート／ドレインオーバーラップＬＤＤ構造を形成
できた。この結果、第１の実施例と同様の効果を得るこ
とができた。
と同様自己整合的に、埋め込み逆Ｔ字型ゲート電極を有
するゲート／ドレインオーバーラップＬＤＤ構造を形成
できた。この結果、第１の実施例と同様の効果を得るこ
とができた。
【００１５】また、上記実施例において、溝の幅１１の
最小値は通常リソグラフィーの解像限界で定まることに
なる。このため、通常の光リソグラフィーでは幅約０.
３μｍ以下の溝を形成するのは困難である。このとき図
４（ｅ）の如く、（ａ）におけるシリコン窒化膜１０の
加工において、予めシリコン窒化膜の上に別のマスクと
なる層１３例えばレジスト０.５〜１μｍ 、あるいは二
酸化シリコン膜130〜１５０ｎｍの被膜と加工で溝を形
成し、次にシリコン窒化膜上レジストの側壁に二酸化シ
リコン膜の被膜とその膜厚分の異方性ドライエッチング
によりサイドウォール１４を形成する。そして、（ａ）
と同様に１３，１４をマスクにシリコン窒化膜を加工す
る。これにより、サイドウォールスペーサ１４の幅を制
御することにより、リソグラフィーの解像限界以下の任
意の幅の溝を形成できる。
最小値は通常リソグラフィーの解像限界で定まることに
なる。このため、通常の光リソグラフィーでは幅約０.
３μｍ以下の溝を形成するのは困難である。このとき図
４（ｅ）の如く、（ａ）におけるシリコン窒化膜１０の
加工において、予めシリコン窒化膜の上に別のマスクと
なる層１３例えばレジスト０.５〜１μｍ 、あるいは二
酸化シリコン膜130〜１５０ｎｍの被膜と加工で溝を形
成し、次にシリコン窒化膜上レジストの側壁に二酸化シ
リコン膜の被膜とその膜厚分の異方性ドライエッチング
によりサイドウォール１４を形成する。そして、（ａ）
と同様に１３，１４をマスクにシリコン窒化膜を加工す
る。これにより、サイドウォールスペーサ１４の幅を制
御することにより、リソグラフィーの解像限界以下の任
意の幅の溝を形成できる。
【００１６】さらに本発明のゲート電極上部のみに二酸
化シリコン膜等の絶縁膜を形成する場合には、シリコン
基板上のシリコン窒化膜１０を除去する前に図４（ｆ）
の如く、二酸化シリコン膜の被膜とエッチバックにより
形成すれば良い。また、多結晶シリコンからなるゲート
電極上部に金属あるいは金属シリサイドを形成する場合
も同様な工程で形成できる。これにより、ゲート電極上
部の膜が二酸化シリコン膜であるならば図４（ｄ）以降
に上層配線層を形成するとき自己整合的にコンタクト孔
を開口できる。また、ゲート電極上部の膜が金属あるい
は金属シリサイドであるならば、低抵抗ゲート電極を実
現できる。
化シリコン膜等の絶縁膜を形成する場合には、シリコン
基板上のシリコン窒化膜１０を除去する前に図４（ｆ）
の如く、二酸化シリコン膜の被膜とエッチバックにより
形成すれば良い。また、多結晶シリコンからなるゲート
電極上部に金属あるいは金属シリサイドを形成する場合
も同様な工程で形成できる。これにより、ゲート電極上
部の膜が二酸化シリコン膜であるならば図４（ｄ）以降
に上層配線層を形成するとき自己整合的にコンタクト孔
を開口できる。また、ゲート電極上部の膜が金属あるい
は金属シリサイドであるならば、低抵抗ゲート電極を実
現できる。
【００１７】次に、本発明の他の実施例を図５を用いて
説明する。
説明する。
【００１８】まず、図５（ａ）は前記実施例においてゲ
ート電極底部張り出し部の大きさを変えたものである。
これは、図４（ａ）において、シリコン基板を露出させ
た後、シリコン基板をまず異方性ドライエッチングによ
り深さ約０.２μｍ 加工し、続いて等方性エッチングに
より約０.１μｍ 加工することにより、図５（ａ）の如
き溝を形成したものである。後の工程は前記の実施例と
同様の工程で完成する。なお、本実施例では低濃度拡散
層２１を前記実施例に比べてシリコン基板１内深く形成
し、ゲート電極２０との重なり部分を大きくすると共
に、低濃度拡散層２１を高濃度拡散層３よりも深く形成
してある。これにより、ゲート電極２０と低濃度拡散層
２１との重なり部の長さを自己整合的に深さ方向のみに
長くすることができるため、トランジスタの占有面積を
拡大させることなく、さらに信頼度の高いトランジスタ
を得ることができる。そして、ソース，ドレインとシリ
コン基板間の接合容量を小さくできる。
ート電極底部張り出し部の大きさを変えたものである。
これは、図４（ａ）において、シリコン基板を露出させ
た後、シリコン基板をまず異方性ドライエッチングによ
り深さ約０.２μｍ 加工し、続いて等方性エッチングに
より約０.１μｍ 加工することにより、図５（ａ）の如
き溝を形成したものである。後の工程は前記の実施例と
同様の工程で完成する。なお、本実施例では低濃度拡散
層２１を前記実施例に比べてシリコン基板１内深く形成
し、ゲート電極２０との重なり部分を大きくすると共
に、低濃度拡散層２１を高濃度拡散層３よりも深く形成
してある。これにより、ゲート電極２０と低濃度拡散層
２１との重なり部の長さを自己整合的に深さ方向のみに
長くすることができるため、トランジスタの占有面積を
拡大させることなく、さらに信頼度の高いトランジスタ
を得ることができる。そして、ソース，ドレインとシリ
コン基板間の接合容量を小さくできる。
【００１９】次に、図５（ｂ）は前記実施例において高
濃度拡散層２２をゲート電極下部まで到達させたもので
ある。これは、図４（ｄ）において、高濃度拡散層用の
不純物を斜めイオン打込みにより形成したものである。
これによりこの高濃度拡散層２２は深さ方向に比べて横
方向に伸ばすことができるため、上記実施例と同様に低
濃度拡散層２よりも接合深さを浅くできる。これによ
り、接合容量を小さくできると共に、電流駆動能力を大
幅に向上できる。本発明では、高濃度拡散層はゲート電
極下部まで到達してもしていなくても良い。これは、信
頼度と用いられる電源電圧との兼ね合いで定めれば良
い。
濃度拡散層２２をゲート電極下部まで到達させたもので
ある。これは、図４（ｄ）において、高濃度拡散層用の
不純物を斜めイオン打込みにより形成したものである。
これによりこの高濃度拡散層２２は深さ方向に比べて横
方向に伸ばすことができるため、上記実施例と同様に低
濃度拡散層２よりも接合深さを浅くできる。これによ
り、接合容量を小さくできると共に、電流駆動能力を大
幅に向上できる。本発明では、高濃度拡散層はゲート電
極下部まで到達してもしていなくても良い。これは、信
頼度と用いられる電源電圧との兼ね合いで定めれば良
い。
【００２０】次に、図５（ｃ）は前記実施例においてサ
イドウォールスペーサ材料を二酸化シリコン膜から高誘
電体膜であるタンタル酸化膜２３に変えたものである。
これにより、高濃度拡散層３をゲート電極下部まで到達
させなくとも、ゲート電極からのフリンジ電界を大きく
することができ電流駆動能力を大幅に向上できる。
イドウォールスペーサ材料を二酸化シリコン膜から高誘
電体膜であるタンタル酸化膜２３に変えたものである。
これにより、高濃度拡散層３をゲート電極下部まで到達
させなくとも、ゲート電極からのフリンジ電界を大きく
することができ電流駆動能力を大幅に向上できる。
【００２１】最後に、図５（ｄ）は前記実施例において
シリコン基板内深部のゲート電極下部のみにパンチスル
ーストッパ用の高濃度埋込層２４を形成したものであ
る。これは、図４（ａ）において、シリコン基板１を露
出させた後、シリコン窒化膜１０をマスクに高エネルギ
ーのイオン打込みにより形成したものである。これによ
り、パンチスルーストッパ用の高濃度埋込層２４をゲー
ト電極下部のみに形成できるため、接合容量を増大させ
ることなく微細なトランジスタを形成できる。以上説明
してきたように、本発明の構造はこれら実施例を組合せ
ることにより、０.２μｍ レベル以降においても、高信
頼度，高電流駆動能力、そして高集積性を備えたＭＩＳ
型半導体装置を形成できる。これは、ロジックのみなら
ず汎用的なメモリ等のメモリセルにも好適な半導体装置
となる。
シリコン基板内深部のゲート電極下部のみにパンチスル
ーストッパ用の高濃度埋込層２４を形成したものであ
る。これは、図４（ａ）において、シリコン基板１を露
出させた後、シリコン窒化膜１０をマスクに高エネルギ
ーのイオン打込みにより形成したものである。これによ
り、パンチスルーストッパ用の高濃度埋込層２４をゲー
ト電極下部のみに形成できるため、接合容量を増大させ
ることなく微細なトランジスタを形成できる。以上説明
してきたように、本発明の構造はこれら実施例を組合せ
ることにより、０.２μｍ レベル以降においても、高信
頼度，高電流駆動能力、そして高集積性を備えたＭＩＳ
型半導体装置を形成できる。これは、ロジックのみなら
ず汎用的なメモリ等のメモリセルにも好適な半導体装置
となる。
【００２２】
【発明の効果】本発明によれば、低濃度拡散層とゲート
電極との重なり部分をシリコン基板内に自己整合的に埋
め込み、その重なり部分の長さを立体的に稼ぐことがで
きるため、トランジスタの平面的な占有面積が小さくて
も高信頼度，高電流駆動能力を有する半導体装置を実現
できる。また、本トランジスタと上部配線層とのコンタ
クトも自己整合的に容易に形成でき、コンタクト孔とゲ
ート電極との余裕を最小にできるため、トランジスタの
平面的な占有面積をさらに小さくできる。このため、
０.３μｍ 以下のレベルでも容易なプロセスで形成でき
かつ高集積可能な半導体装置を得ることができる。
電極との重なり部分をシリコン基板内に自己整合的に埋
め込み、その重なり部分の長さを立体的に稼ぐことがで
きるため、トランジスタの平面的な占有面積が小さくて
も高信頼度，高電流駆動能力を有する半導体装置を実現
できる。また、本トランジスタと上部配線層とのコンタ
クトも自己整合的に容易に形成でき、コンタクト孔とゲ
ート電極との余裕を最小にできるため、トランジスタの
平面的な占有面積をさらに小さくできる。このため、
０.３μｍ 以下のレベルでも容易なプロセスで形成でき
かつ高集積可能な半導体装置を得ることができる。
【図１】本発明の代表的な実施例の断面図である。
【図２】従来公知例の断面図である。
【図３】従来公知例の課題と本発明の作用を示した図。
【図４】本発明の代表的な実施例を形成する工程図であ
る。
る。
【図５】本発明の他の実施例の断面図である。
１…シリコン基板、２，２１…低濃度拡散層、３，２２
…高濃度拡散層、４…ゲート絶縁膜、５，７，２０…ゲ
ート電極、６，８，１４…二酸化シリコンからなるサイ
ドウォールスペーサ、１０…シリコン窒化膜、１１…シ
リコン窒化膜の開口部、１２…二酸化シリコン膜、１３
…レジスト、１５…金属シリサイド膜、１６…層間絶縁
膜、１７…多結晶シリコンからなる上層配線層、２３…
タンタル酸化膜からなるサイドウォールスペーサ、２４
…高濃度埋込層。
…高濃度拡散層、４…ゲート絶縁膜、５，７，２０…ゲ
ート電極、６，８，１４…二酸化シリコンからなるサイ
ドウォールスペーサ、１０…シリコン窒化膜、１１…シ
リコン窒化膜の開口部、１２…二酸化シリコン膜、１３
…レジスト、１５…金属シリサイド膜、１６…層間絶縁
膜、１７…多結晶シリコンからなる上層配線層、２３…
タンタル酸化膜からなるサイドウォールスペーサ、２４
…高濃度埋込層。
フロントページの続き (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 孝司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大木 長斗司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 石田 浩 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (7)
- 【請求項１】半導体基板に設けられたソース領域とドレ
イン領域とその間に形成されたチャネルと、該チャネル
に電界効果を及ぼすゲート電極とをもつ絶縁ゲート型電
界効果トランジスタを有する半導体装置において、該ゲ
ート電極底部が張り出した形状を有し、かつ該ゲート電
極底部の張り出し部が該半導体基板内に埋め込まれてい
ることを特徴とする半導体装置。 - 【請求項２】上記半導体装置のソース，ドレインの少な
くとも一方が、ゲート電極から離れた高濃度不純物領域
と、該高濃度不純物領域に接し該ゲート電極直下に延在
する低濃度不純物領域のあることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】上記半導体装置の該ゲート電極側壁に該ゲ
ート電極張り出し部上部を覆うように絶縁膜あるいは、
高誘電率の絶縁膜、あるいは高抵抗の半導体膜からなる
サイドウォールスペーサのあることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】上記半導体装置の該ゲート電極張り出し部
の長さが、該トランジスタのチャネル方向よりも半導体
基板深さ方向に長いことを特徴とする請求項１記載の半
導体装置。 - 【請求項５】上記絶縁ゲート型電界効果トランジスタを
有する半導体装置を形成する方法において、素子分離領
域を形成後、該半導体基板上に耐酸化性膜を被膜する工
程と、続いて該耐酸化性膜にゲート電極となる部分を開
口する工程と、続いて該半導体基板に該開口部よりも平
面的に大きな溝を形成する工程と、続いて該溝表面にゲ
ート絶縁膜を形成する工程と、続いて該溝内に導電性膜
を埋め込む工程とを具備することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項６】上記該半導体基板に該開口部よりも平面的
に大きな溝を形成する方法において、異方性のエッチン
グに続いて等方性のエッチングにて形成することを特徴
とする請求項５記載の半導体装置の製造方法。 - 【請求項７】上記絶縁ゲート型電界効果トランジスタを
有する半導体装置を形成する方法において、該ゲート電
極形成後に該ゲート電極側壁にサイドウォールスペーサ
を形成する工程を具備することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253471A JPH0595113A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253471A JPH0595113A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595113A true JPH0595113A (ja) | 1993-04-16 |
Family
ID=17251848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253471A Withdrawn JPH0595113A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| US9543427B2 (en) | 2014-09-04 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1991
- 1991-10-01 JP JP3253471A patent/JPH0595113A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| US9543427B2 (en) | 2014-09-04 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |