JPH0595286A - アナログ・デイジタル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 減算器を有する直並列型アナログ・ディジタ
ル変換装置において、下位基準電圧の整定時間を短縮す
ること。 【構成】 第１の動作モード（減算期間における動作）
と第２の動作モード（プリセット期間における動作）の
２つの動作モードを持ち、減算期間においては、入力ア
ナログ電圧と、複数の基準電圧の中から上位変換結果に
基づいて所定の基準電圧を減算器に入力し、減算器の入
力電圧が不定であるリセット期間においては、減算器が
下位基準電圧範囲の中間電圧を出力するように、前記２
入力を固定基準電圧と切り換える手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速にアナログ・ディジ
タル変換を行なうことのできる直並列型アナログ・ディ
ジタル変換装置に関するものである。

【０００２】

【従来の技術】図５は、「広帯域Ｓ／Ｈ設計技術を用い
た８ｂ・５０Ｍｓｐｓ ＣＭＯＳサブレンジングＡ／Ｄ
変換器」，ＩＣＤ８９−１１５，ｐｐ．２５−３１に開
示される、従来のアナログ・ディジタル変換器（以下Ａ
ＤＣとする）の構成である。ここでは、入力アナログ電
圧を上位２ビットと下位２ビットに分けた４ビット直並
列型ＡＤＣを示す。入力アナログ電圧が端子１に印加さ
れ標本化保持回路（以下ＳＨ回路とする）６により、信
号線２７の電圧はアナログ・ディジタル変換が終わるま
で該入力アナログ電圧に保持される。該入力アナログ電
圧と上位基準電圧生成回路２より供給される３レベルの
上位基準電圧を上位比較器群３により比較することで、
ディジタル化した出力を符号化回路４を用いて２進符号
化し、上位２ビット・ディジタル・データをディジタル
出力端子群５より出力する。同時にスイッチ手段２５を
短絡することで、信号線２７に保持された電圧が、演算
増幅器１１および等しい抵抗値を持つ４個の抵抗器１
０、２４から構成される減算器の両端に入力され、該減
算器は端子２６に印加される所定の電圧Ｖ_Gを出力す
る。該所定電圧Ｖ_Gは、端子１７₁に与えられる下位基準
電圧の高位電圧に等しい。この回路は、リミット回路と
称され、前記ＳＨ回路６の入力アナログ電圧標本化また
は上位変換の期間中であるために減算器の入力が不定な
期間において減算器出力を所定の電圧Ｖ_Gに固定してお
き、減算器の入力が安定になる期間において減算器出力
が必ず電圧Ｖ_Gから動作を始め、かつ電圧変化を最大で
下位基準電圧範囲以内に抑える働きをする。

【０００３】一方、上位変換によって得られた上位２ビ
ット・ディジタル・データを用いて４個のスイッチ手段
８の中のひとつを短絡し、スイッチ手段２５を開放する
ことにより、等しい抵抗値を持つ２個の抵抗器１０と演
算増幅器１１によって構成される減算器の一方の端子に
所定の基準電圧が印加され、ＳＨ回路６によって保持さ
れた入力アナログ電圧との差分電圧を下位比較器群１３
に出力する。端子１７₁、１７₂間に印加された電圧を４
個の抵抗器１８から成る抵抗器群により分圧した３レベ
ルの下位基準電圧と前記差分電圧を下位比較器群１３に
より比較することで、上位変換同様に符号化回路１４を
用いて下位２ビット・ディジタル・データをディジタル
出力端子群１５から出力し、上位変換と合わせて４ビッ
ト・ディジタル・データとして出力する。ここで前記減
算器の出力電圧Ｖ_SUBは、ＳＨ回路６から出力される電
圧をＶＩ、演算増幅器１１の非反転入力端子に入力され
る電圧をＶ_Rとすると、Ｖ_SUB＝２・Ｖ_R−Ｖ_Iで表され、
該演算増幅器の非反転入力端子に上位比較器群３で判定
されたＶ_Iの電圧範囲に応じて適当な電圧Ｖ_Rを与えれ
ば、入力アナログ電圧Ｖ_Iの変化にかかわらず、減算器
の出力電圧Ｖ_SUBの出力電圧範囲を端子１７₁、１７₂間
に印加される下位基準電圧範囲と等しくできる。

【０００４】図４は、横軸に時間、縦軸に電圧をとっ
て、減算器の出力電圧Ｖ_SUBの変化を示したものであ
る。図中の期間２２₁、２２₃は減算器の入力が不定なリ
ミット期間、期間２２₂、２２₄は減算器の入力が安定な
減算期間であり、２３は減算器の出力波形、Ｖ_Gおよび
Ｖ_G−２ΔＶは下位基準電圧の高位電圧および低位電圧
を示し、２ΔＶは下位基準電圧範囲である。最初のリミ
ット期間２２₁において、Ｖ_SUBは、所定の電圧Ｖ_Gに整
定し、減算期間２２₂で最小電圧Ｖ_G−２ΔＶに変位して
いるように、減算器の出力は、リミット期間において所
定の電圧Ｖ_Gに固定されるので、最大で下位基準電圧範
囲に相当する２ΔＶの変位をする。しかしＡＤＣの高速
化にともなって、減算器の整定時間の短縮が望まれてい
た。

【０００５】図８に他の従来のＡＤＣ（例えば、東芝レ
ビュー１９９０ Ｖｏｌ．４５ Ｎｏ．９ ｐ７３０−７
３３参照）の構成を示す。ここでは１例として、入力ア
ナログ電圧を上位２ビットと下位２ビットに分けた４ビ
ット直並列型ＡＤＣを示す。入力アナログ電圧が端子３
１に印加されＳＨ回路３６により、信号線５１の電圧は
アナログ・ディジタル変換が終わるまで該入力アナログ
電圧に保持される。該入力アナログ電圧と、端子３
２₁，３２₂間に印加された電圧を４個の抵抗器３７から
成る抵抗器群によって分圧した３レベルの上位基準電圧
を、上位比較器群３３により比較することで、ディジタ
ル化した出力を符号化回路３４を用いて上位２ビット・
ディジタル・データに２進符号化し、ディジタル出力端
子群３５より出力する。一方、この上位２ビット・ディ
ジタル・データを用いて、スイッチ手段の組（３８_H1，
３８_L1）、（３８_H2，３８_L2）、（３８_H3，３８_L3）、
（３８_H4，３８_L4）の中の１組をそれぞれ短絡し、バッ
ファ・アンプ５０₁、５０₂を経由して下位基準電圧範囲
の高位電圧、低位電圧として４個の抵抗器４０から成る
抵抗器群の両端に印加する。前記抵抗器群によって分圧
された３レベルの下位基準電圧は、前記信号線５１に保
持される入力アナログ電圧と、下位比較器群４３によっ
て比較され、上位変換同様に符号化回路４４を用いて下
位２ビット・ディジタル・データに２進符号化しディジ
タル出力端子群４５から出力する。この構成の利点は、
上位比較に使用する上位基準電圧を、スイッチ、バッフ
ァ・アンプを経由して下位基準電圧に伝達するために、
上位基準電圧と理想基準電圧の間にデバイスのばらつき
に起因する誤差を生じた場合にも、アナログ・ディジタ
ル変換の線形性が保証されることである。しかし下位基
準電圧が入力アナログ電圧の変化によって上位基準電圧
範囲内を変動するために、ＣＭＯＳで同回路を構成する
場合にバッファ・アンプの後段負荷駆動力が不足し、下
位基準電圧の整定時間が劣化するためにＡＤＣの高速化
に対応できなかった。

【０００６】

【発明が解決しようとする課題】本発明は、上述の従来
技術の問題点を解決しようとするものである。すなわ
ち、本発明の目的は、減算器を用いる直並列型ＡＤＣに
おいて、減算器出力の整定時間を短縮することにある。
また、本発明の目的は、上位基準電圧生成回路から伝達
した下位基準電圧を用いて下位変換を行う直並列型ＡＤ
Ｃにおいて、下位基準電圧の整定時間を短縮することに
ある。

【０００７】

【課題を解決するための手段】（第１発明）本発明は、
第１の動作モード（減算期間における動作）と第２の動
作モード（プリセット期間における動作）の２つの動作
モードを持ち、減算期間において、入力アナログ電圧
と、複数の基準電圧の中から上位変換結果に基づいて所
定の基準電圧を減算手段に入力し、減算手段の入力電圧
が不定であるプリセット期間において、減算手段が下位
基準電圧範囲の中間電圧を出力するように、前記２入力
を固定基準電圧と切り換える手段を有するものである。
すなわち、本発明は、上位ｍビット生成用の比較結果を
出力する上位比較手段群（３）と、前記上位比較手段群
の出力に対応した複数レベルのアナログ電圧を発生する
ディジタル・アナログ変換手段（２，８）と、２つの入
力端子を有し、それらの入力端子間に印加される電圧の
差分電圧を得る減算手段（１０，１１）と、前記減算手
段（１０，１１）の出力と下位ｎビットに対応する複数
レベルの基準電圧を比較し下位ｎビット生成用の比較結
果を出力する下位比較手段群（１３）と、前記減算手段
（１０、１１）の一方の入力端子に入力アナログ電圧を
印加し、他方の入力端子に前記下位比較手段群で参照す
べき電圧範囲に対応した基準電圧として前記ディジタル
・アナログ変換手段の出力を印加する第１の動作モード
と、前記減算手段の２つの入力端子に所定の固定基準電
圧を印加して、前記下位基準電圧の範囲の中間の電圧を
前記下位比較手段群に出力する第２の動作モードとを交
互に切り換える切り換え手段（７₁，７₂，７₃）とを具
えたことを特徴とする。

【０００８】（第２発明）また、本発明は、直並列型ア
ナログ・ディジタル変換器において、上位変換で粗い電
圧範囲を判定した後に、上位変換の結果に対応した粗電
圧範囲の高位電圧と低位電圧を含む複数の電圧を減算手
段群の一方の端子にそれぞれ入力し、他方の端子に複数
の電圧の中から上位変換の結果に対応したレベル調整用
電圧をそれぞれ入力すると同時に、入力アナログ電圧に
対しても同等の構成による減算手段に該入力アナログ電
圧と前記レベル調整用電圧を入力し、前記粗電圧範囲と
該入力アナログ電圧を下位基準電圧範囲に電圧シフトす
る手段を有するものである。すなわち、本発明は、直並
列型アナログ・ディジタル変換器において、入力アナロ
グ電圧を含む粗い電圧範囲を判定し上位ｍビット生成用
の比較結果を出力する上位比較手段群（３３）と、前記
上位比較手段群の結果に対応した前記粗い電圧範囲の高
位電圧、低位電圧を含む複数の電圧を出力する第１のデ
ィジタル・アナログ変換手段（３７，３８）と、前記上
位比較手段群の出力に対応したレベル調整用電圧を出力
する第２のディジタル・アナログ変換手段（４１，４
２）と、前記第１のディジタル・アナログ変換手段と第
２のディジタル・アナログ変換手段の出力電圧を入力と
する第１の減算手段群（３９₂，３９₃）と、入力アナロ
グ電圧と第２のディジタル・アナログ変換手段の出力電
圧を入力とする第２の減算手段（３９₁）と、前記第１
の減算手段群の出力電圧を分圧した（２ⁿ−１）レベル
の下位基準電圧と前記第２の減算手段の出力電圧を比較
し、下位ｎビット生成用の比較結果を出力する下位比較
手段群（４３）とを具えたものである。

【０００９】

【作用】（第１発明）減算手段（１０，１１）は、第１
の動作モード（減算期間）において、入力アナログ電圧
と、上位変換結果に基づくディジタル・アナログ変換手
段（２，８）出力電圧が入力されることより、両者の差
分電圧を下位比較手段群（１３）に出力し、第２の動作
モード（プリセット期間）において、前記２入力に代わ
って減算手段（１０，１１）に入力される所定の固定基
準電圧により、下位基準電圧範囲の中間電圧を出力す
る。したがって、ある減算期間と次の減算期間の間にプ
リセット期間を含み、減算出力電圧の最大変化電圧を下
位基準電圧範囲の半分の電圧にできるので、減算手段
（１０，１１）の出力電圧の整定時間を短縮できる。

【００１０】（第２発明）下位基準電圧の高位電圧と低
位電圧は、第２のディジタル・アナログ変換手段（４
１，４２）と第１の減算手段（３９₂，３９₃）による電
圧シフトによって、ほぼ一定の電圧に保たれるので、
（２ⁿ−１）レベルの下位基準電圧は高速に整定され
る。また入力アナログ電圧を第２のディジタル・アナロ
グ変換手段（４１，４２）の出力により電圧シフトさせ
る第２の減算手段（３９₁）の出力振幅は、上位変換で
判定された粗電圧範囲を電圧シフトした下位基準電圧範
囲内に抑まるので、整定時間を短縮できる。

【００１１】

【実施例】（第１実施例）以下、実施例に基づいて、本
発明を具体的に説明する。図１は、本発明による上位ｍ
ビット変換、下位ｎビット変換を行う（ｍ＋ｎ）ビット
直並列型ＡＤＣの１実施例である。この回路において、
減算器は、演算増幅器１１の反転入力端子と、電圧フォ
ロワ構成の演算増幅器を用いたバッファ・アンプ９の出
力を、等しい抵抗値を持つ２個の抵抗器１０を用いて分
圧することで構成している。このような構成の減算器の
出力電圧Ｖ_SUBは、バッファ・アンプ９から入力される
電圧をＶ_I，非反転入力端子に入力される電圧をＶ_Rとす
ると、Ｖ_SUB＝２・Ｖ_R−Ｖ_Iで表され、上位比較器群３
で判定されたＶ_Iの電圧範囲に応じて、該演算増幅器の
非反転入力端子に適当な電圧Ｖ_Rを入力すれば、減算器
の出力電圧Ｖ_SUBの出力電圧範囲を下位基準電圧範囲と
等しくできる。バッファ・アンプ９は、後段の抵抗器が
スイッチ手段（７₁，７₂）のオン抵抗の影響を受けない
ようにスイッチと抵抗器の間に挟んでいるものである。

【００１２】次に入力アナログ電圧を下位基準電圧範囲
内で比較するために、減算器によって入力アナログ電圧
の電圧シフトを行う減算期間について述べる。まず、該
入力アナログ電圧は、スイッチ手段７₁が短絡し、スイ
ッチ手段７₂、７₃が開放することで、バッファ・アンプ
９を介して減算器の一方の端子に印加され、上位変換結
果に対応する２^mレベルのＤＡＣ出力電圧は、上位基準
電圧生成回路２に接続される２^m個のスイッチ手段８の
中のひとつが短絡することで、減算器を構成する前記演
算増幅器１１の非反転入力端子に入力される。該減算器
の出力は、下位比較器群１３によって、端子１７₁、１
７₂間に印加された電圧を２ⁿ個の抵抗器１８から成る抵
抗器群で分圧した（２ⁿ−１）レベルの下位基準電圧と
比較され、出力されたディジタル出力を符号化回路１４
を用いて下位ｎビット・ディジタル・データに２進符号
化しディジタル出力端子群１５から出力する。

【００１３】また、前記ＳＨ回路の標本化または上位変
換の期間中であるために減算器の入力が不定なプリセッ
ト期間において、端子１６に印加される所定の固定基準
電圧は、スイッチ手段７₁およびスイッチ手段８を開放
し、スイッチ手段７₂、７₃を短絡することで、バッファ
・アンプ９から前記減算器の短絡された両入力端子に入
力される。この時、前記固定基準電圧を与える端子１６
に、端子１７₁、１７₂間に印加される下位基準電圧範囲
の中間電圧Ｖ_Mと等しい電圧を印加すれば、減算器が出
力する電圧Ｖ_SUBは前記中間電圧Ｖ_Mに等しくなる。同時
に、このプリセット期間に、上位基準電圧生成回路２か
ら出力される（２^m−１）レベルの上位基準電圧と、端
子１から印加される入力アナログ電圧を上位比較器群３
によって比較し、出力されたディジタル出力を符号化回
路４を用いて上位ｍビット・ディジタル・データに２進
符号化しディジタル出力端子群５から出力する。

【００１４】図３は、横軸に時間、縦軸に電圧をとっ
て、減算器の出力電圧Ｖ_SUBの変化を示したものであ
る。この場合、図１の端子１６には、下位基準電圧範囲
の中間電圧Ｖ_Mを印加する。図中の期間２１₁、２１₃は
減算器の入力が不定なプリセット期間、期間２１₂、２
１₄は減算器の入力が安定な減算期間である。また２０
は減算器の出力波形であり、Ｖ_M＋ΔＶ、Ｖ_M、Ｖ_M−Δ
Ｖは下位基準電圧の高位電圧、中間電圧および低位電圧
を示し、ΔＶは下位基準電圧範囲の半分の電圧である。
最初のプリセット期間２１₁において、Ｖ_SUBは、電圧Ｖ
_Mに整定し、減算期間２１₂で最小電圧Ｖ_M−ΔＶに変位
する。次のプリセット期間２１₃で再度Ｖ_Mにプリセット
され、減算期間２１₄で最大電圧Ｖ_M＋ΔＶに変位してい
るように、減算器の出力は、最大で下位基準電圧範囲の
半分の電圧ΔＶの変位をするだけであるので、２ΔＶの
変位をしていた従来の減算器の構成に比較して、整定時
間を短縮できる。

【００１５】次に、本発明による実施例を上位２ビット
変換、下位２ビット変換を行う４ビット直並列型ＡＤＣ
に限定した例を図２に示す。この回路において、減算器
は、演算増幅器１１の反転入力端子と、電圧フォロワ構
成の演算増幅器を用いたバッファ・アンプ９の出力を、
等しい抵抗値を持つ２個の抵抗器１０を用いて分圧する
ことで構成され、図１と同等の構成である。

【００１６】初めに、減算期間の回路動作について説明
する。まず、入力アナログ電圧は、スイッチ手段７₁を
短絡し、スイッチ手段７₂、７₃をそれぞれ開放すること
で、バッファ・アンプ９を介して減算器の一方の端子に
印加され、上位変換結果に対応する４レベルのＤＡＣ出
力電圧は、上位基準電圧生成回路２に接続される４個の
スイッチ手段８の中のひとつが短絡することで、減算器
を構成する前記演算増幅器１１の非反転入力端子に入力
される。該減算器の出力は、下位比較器群１３によっ
て、端子１７₁、１７₂間に印加された電圧を４個の抵抗
器１８から成る抵抗器群で分圧した３レベルの下位基準
電圧と比較され、出力されたディジタル出力を符号化回
路１４を用いて下位２ビット・ディジタル・データに２
進符号化しディジタル出力端子群１５から出力する。

【００１７】次に、プリセット期間において、端子１６
に印加される所定の固定基準電圧は、スイッチ手段７₁
およびスイッチ手段８を開放し、スイッチ手段７₂、７₃
をそれぞれ短絡することで、バッファ・アンプ９から前
記減算器の短絡された両入力端子に入力される。この
時、前記固定基準電圧を与える端子１６に、端子１
７₁、１７₂間に印加される下位基準電圧範囲の中間電圧
Ｖ_Mと等しい電圧を印加すれば、減算器が出力する電圧
Ｖ_SUBは前記中間電圧Ｖ_Mに等しくなる。同時に、このプ
リセット期間に、上位基準電圧生成回路２から出力され
る３レベルの上位基準電圧と、端子１から印加される入
力アナログ電圧を上位比較器群３によって比較し、出力
されたディジタル出力を符号化回路４を用いて上位２ビ
ット・ディジタル・データに２進符号化しディジタル出
力端子群５から出力する。以上説明したように、このよ
うな回路構成によって、減算器の最大変化電圧を下位基
準電圧範囲の半分にすることができるので、減算器の出
力電圧を高速に整定できる。

【００１８】（第２の実施例）図６は、本発明による上
位ｍビット変換、下位ｎビット変換を行う（ｍ＋ｎ）ビ
ット直並列型ＡＤＣの第２の実施例の回路構成を示すも
のである。この回路において、上位変換は、端子３
２₁、３２₂間に印加された入力アナログ電圧の最大振幅
電圧を２^m個の抵抗器３７から成る抵抗器群で分圧する
ことにより（２^m−１）レベルの上位基準電圧を生成
し、上位比較器群３３に供給された前記上位基準電圧と
端子３１に印加される入力アナログ電圧を比較すること
でディジタル化した結果を符号化回路３４によって上位
ｍビット・ディジタル・データに２進符号化し、ディジ
タル出力端子群３５から出力する。スイッチ手段３８の
組（３８_H1，３８_L1）（３８_H2，３８_L2）、…、（３８
_H2 ^m，３８_L2 ^m）の中の１組を上位変換結果に対応してそ
れぞれ短絡することで、上位変換により判定される粗い
電圧の高位電圧と低位電圧が減算器３９₂、３９₃の一方
の端子にそれぞれ入力され、同時にＳＨ回路３６によっ
て保持された該入力アナログ電圧が減算器３９₁の一方
の端子に入力される。また減算器の他方の端子には、端
子群４２に印加される２^mレベルの電圧の中から上位変
換の結果に応じてスイッチ手段４１によりレベル調整用
電圧が入力される。減算器３９₁が出力した差分電圧
は、減算器３９₂、３９₃が出力した差分電圧を２ⁿ個の
抵抗器４０から成る抵抗器群で分圧した（２ⁿ−１）レ
ベルの下位基準電圧と、下位比較器群４３によって比較
され、出力されたディジタル出力を符号化回路４４によ
って下位ｎビット・ディジタル・データに２進符号化
し、ディジタル出力端子群４５から出力する。

【００１９】ここで端子群４２に印加するレベル調整用
電圧は、下位基準電圧範囲の高位電圧と低位電圧が入力
アナログ電圧の変化にかかわらず一定となるように上位
変換結果に応じて与える。具体的には、あるスイッチ手
段の組が上位変換結果に対応して短絡することにより該
減算器３９₂、３９₃に印加される電圧をそれぞれＶ_Hi、
Ｖ_Li（ｉ＝１，２，…，２^m）、下位基準電圧範囲の低
位電圧をＶ_G、該減算器のゲインを１としたとき、スイ
ッチ手段４１によって与えられるレベル調整用電圧Ｖ_R
として（Ｖ_Li−Ｖ_G）を与えれば、該減算器３９₂、３９
₃は下位基準電圧範囲の高位電圧および低位電圧に相当
する電圧（Ｖ_Hi−Ｖ_Li＋Ｖ_G）、Ｖ_Gをそれぞれ出力す
る。またＳＨ回路３６に保持された入力アナログ電圧は
Ｖ_HiとＶ_Liの間の電圧範囲にあるので、減算器３９₁の
出力電圧は前記下位基準電圧範囲（Ｖ_Hi−Ｖ_Li＋Ｖ_G）
〜Ｖ_Gの範囲内で整定する。

【００２０】次に以上に説明した第２の実施例を上位２
ビット変換、下位２ビット変換を行う４ビット直並列型
ＡＤＣに限定した例を図７に示す。この回路において、
上位変換は、端子３２₁、３２₂間に印加された入力アナ
ログ電圧の最大振幅電圧を４個の抵抗器３７から成る抵
抗器群で分圧することによって３レベルの上位基準電圧
を生成し、上位比較器群３３に供給された前記上位基準
電圧と端子３１に印加される入力アナログ電圧を比較す
ることでディジタル化した結果を符号化回路３４によっ
て上位２ビット・ディジタル・データに２進符号化し、
ディジタル出力端子群３５から出力する。上位変換の結
果に対応して、スイッチ手段の組（３８_H1，３８_L1）、
（３８_H2，３８_L2）、（３８_H3，３８_L3）、（３８_H4，
３８_L4）の中の１組をそれぞれ短絡することで、上位変
換により判定される粗い電圧の高位電圧と低位電圧が、
減算器３９₂、３９₃の一方の端子にそれぞれ入力され、
同時にＳＨ回路３６によって保持された該入力アナログ
電圧が減算器３９₁の一方の端子に入力される。また減
算器の他方の端子には、端子群４２に印加される４レベ
ルの電圧の中から上位変換の結果に応じてスイッチ手段
４１によりレベル調整用電圧が入力される。減算器３９
₁が出力した差分電圧は、減算器３９₂、３９₃が出力し
た差分電圧を４個の抵抗器４０から成る抵抗器群で分圧
した３レベルの下位基準電圧と、比較器群４３によって
比較され、出力されたディジタル出力を符号化回路４４
によって下位２ビット・ディジタル・データに２進符号
化し、ディジタル出力端子群４５から出力する。

【００２１】以上説明したように、このような回路構成
によって、上位基準電圧と理想基準電圧の間にデバイス
のばらつきに起因する誤差を生じた場合に、アナログ・
ディジタル変換の線形性が保証されるという従来のＡＤ
Ｃの構成の特長を保持し、かつ負荷の駆動力がバイポー
ラと比較して劣るＣＭＯＳによって設計した場合でも、
高速に下位基準電圧を整定でき、該下位基準電圧範囲に
対応する入力アナログ電圧の電圧シフトを行うことがで
きる。

【００２２】

【発明の効果】本発明（第１発明）によれば、ある減算
期間と次の減算期間の間にプリセット期間を含み、減算
出力電圧の最大変化電圧を下位基準電圧範囲の半分の電
圧にできるので、整定時間の短い減算器を構成でき、高
速な直並列型ＡＤＣを実現することができる。本発明
（第２発明）によれば、下位基準電圧の高位電圧と低位
電圧は、減算器による電圧シフトによって、ほぼ一定の
電圧に保たれるので、下位基準電圧を生成する分圧用抵
抗器群を駆動する減算器の出力は高速に整定される。ま
た入力アナログ電圧の電圧シフトを行う減算器の出力振
幅は、上位変換で判定された粗電圧範囲を電圧シフトし
た下位基準電圧範囲内に抑まるので、整定時間を短縮で
きる。このように下位変換に必要な入力アナログ電圧と
下位基準電圧を短時間に供給でき、特にＣＭＯＳを用い
た高速ＡＤＣの設計に有効である。

【図面の簡単な説明】

【図１】 本発明（第１発明）による（ｍ＋ｎ）ビット
直並列型ＡＤＣの実施例（第１の実施例）の構成を示す
図である。

【図２】 第１の実施例においてｍ＝２、ｎ＝２とした
４ビット直並列型ＡＤＣの例を示す図である。

【図３】 本発明による減算器の動作を説明するために
用いた図である。

【図４】 従来の減算器の動作を説明するために用いた
図である。

【図５】 従来の構成による４ビット直並列型ＡＤＣの
１例を示す図である。

【図６】 本発明（第２発明）による（ｍ＋ｎ）ビット
直並列型ＡＤＣの実施例（第２の実施例）の構成を示す
図である。

【図７】 第２の実施例においてｍ＝２、ｎ＝２とした
４ビット直並列型ＡＤＣの構成例を示す図である。

【図８】 従来の４ビット直並列型ＡＤＣの１例であ
る。

【符号の説明】

１…入力アナログ電圧印加端子、 ２…基準電圧生成回
路、 ３、１３…比較器群、 ４、１４…符号化回路、
５、１５…ディジタル出力端子群、 ６…標本化保持
回路、 ７₁〜７₃、８、２５…スイッチ、 ９…バッフ
ァ・アンプ、１０、１８、２４…抵抗器、 １１…演算
増幅器、 １６、１７₁、１７₂、２６…基準電圧印加端
子、 １９₁…時間軸、 １９₂…電圧軸、 ２０、２３
…出力波形、 ２１₁、２１₃…プリセット期間、 ２１
₂、２１₄、２２₂、２２₄…減算期間、 ２２₁、２２₃…
リミット期間、 ２７…信号線、 Ｖ_M…端子電圧、３
１…入力アナログ電圧印加端子、 ３２₁、３２₂…基準
電圧印加端子、 ３３、４３…比較器群、 ３４、４４
…符号化回路、 ３５、４５…ディジタル出力端子群、
３６…標本化保持回路、 ３７、４０…抵抗器、 ３
８_H1〜３８_H2 ^m、３８_L1〜３８_L2 ^m、４１…スイッチ、
３９₁〜３９₃…減算器、 ４２…レベル調整用電圧印加
端子群、 ５０₁、５０₂…バッファ・アンプ、 ５１…
信号線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上位ｍビット生成用の比較結果を出力す
   る上位比較手段群と、 前記上位比較手段群の出力に対応した複数レベルのアナ
   ログ電圧を発生するディジタル・アナログ変換手段と、 ２つの入力端子を有し、それらの入力端子間に印加され
   る電圧の差分電圧を得る減算手段と、 前記減算結果と下位ｎビットに対応する複数レベルの基
   準電圧を比較し下位ｎビット生成用の比較結果を出力す
   る下位比較手段群と、 前記減算手段の一方の入力端子に入力アナログ電圧を印
   加し、他方の入力端子に前記下位比較手段群で参照すべ
   き電圧範囲に対応した基準電圧として前記ディジタル・
   アナログ変換手段の出力を印加する第１の動作モード
   と、前記減算手段の２つの入力端子に所定の固定基準電
   圧を印加して、前記下位基準電圧の範囲の中間の電圧を
   前記下位比較手段群に出力する第２の動作モードとを交
   互に切り換える切り換え手段とを具えたことを特徴とす
   るアナログ・ディジタル変換装置。
2. 【請求項２】入力アナログ電圧を含む粗い電圧範囲を判
   定し上位ｍビット生成用の比較結果を出力する上位比較
   手段群と、 前記上位比較手段群の出力に対応した前記粗い電圧範囲
   の高位電圧、低位電圧を含む複数の電圧を出力する第１
   のディジタル・アナログ変換手段と、 前記上位比較手段群の出力に対応したレベル調整用電圧
   を出力する第２のディジタル・アナログ変換手段と、 前記第１のディジタル・アナログ変換手段と第２のディ
   ジタル・アナログ変換手段の出力電圧を入力とする第１
   の減算手段群と、 入力アナログ電圧と第２のディジタル・アナログ変換手
   段の出力電圧を入力とする第２の減算手段と、 前記第１の減算手段群の出力電圧を分圧した（２ⁿ−
   １）レベルの下位基準電圧と前記第２の減算手段の出力
   電圧を比較し、下位ｎビット生成用の比較結果を出力す
   る下位比較手段群とを具えたことを特徴とするアナログ
   ・ディジタル変換装置。