JPH1098384A - フラッシュ形アナログ−ディジタル変換器 - Google Patents
フラッシュ形アナログ−ディジタル変換器Info
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 単純な構成を持ちながら高速でデータ変換を
実行し得るフラッシュ形アナログ−ディジタル変換器を
提供することにある。 【解決手段】 本発明によるフラッシュ形アナログ−デ
ィジタル変換器は、入力信号の印加を受け、それに対応
するディジタル出力信号を生成するアナログ−ディジタ
ル変換器において、入力信号に対するレベル判定範囲の
１／２の基準値を有し、入力信号が基準値以上か以下か
を判定する第１比較手段ＣＰ４1 ，ＣＰ４2 と、前記第
１比較手段による比較結果のデータに基づいて、出力さ
れるディジタルデータの最上位ビットを生成する第１エ
ンコーダ手段４１と、前記第１比較手段によって１／２
以上に判定された場合には入力信号に対して前記１／２
の基準値を減加算する加算手段４２と、前記加算手段か
ら出力される信号のレベルを判定するための少なくとも
２つ以上の第２比較手段ＣＰ５1 〜ＣＰ５8 と、前記第
２比較手段の比較結果のデータに基づいて、前記最上位
ビットを除いた残りの出力データを生成する第２エンコ
ーダ手段４３とを含んでなることを特徴とする。
実行し得るフラッシュ形アナログ−ディジタル変換器を
提供することにある。 【解決手段】 本発明によるフラッシュ形アナログ−デ
ィジタル変換器は、入力信号の印加を受け、それに対応
するディジタル出力信号を生成するアナログ−ディジタ
ル変換器において、入力信号に対するレベル判定範囲の
１／２の基準値を有し、入力信号が基準値以上か以下か
を判定する第１比較手段ＣＰ４1 ，ＣＰ４2 と、前記第
１比較手段による比較結果のデータに基づいて、出力さ
れるディジタルデータの最上位ビットを生成する第１エ
ンコーダ手段４１と、前記第１比較手段によって１／２
以上に判定された場合には入力信号に対して前記１／２
の基準値を減加算する加算手段４２と、前記加算手段か
ら出力される信号のレベルを判定するための少なくとも
２つ以上の第２比較手段ＣＰ５1 〜ＣＰ５8 と、前記第
２比較手段の比較結果のデータに基づいて、前記最上位
ビットを除いた残りの出力データを生成する第２エンコ
ーダ手段４３とを含んでなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュ（flash)
形アナログ−ディジタル変換器に係り、特に単純な構成
で高速のアナログ−ディジタル変換を行うことのできる
フラッシュ形アナログ−ディジタル変換器に関する。
形アナログ−ディジタル変換器に係り、特に単純な構成
で高速のアナログ−ディジタル変換を行うことのできる
フラッシュ形アナログ−ディジタル変換器に関する。
【０００２】
【従来の技術】最近、電子技術の飛躍的な発展に伴っ
て、電子及び通信分野においては信号処理方式が段々デ
ィジタル化されつつある。従って、大部分の電子及び通
信機器ではアナログ信号をディジタルデータに変換する
アナログ−ディジタル変換器が幅広く用いられている。
て、電子及び通信分野においては信号処理方式が段々デ
ィジタル化されつつある。従って、大部分の電子及び通
信機器ではアナログ信号をディジタルデータに変換する
アナログ−ディジタル変換器が幅広く用いられている。
【０００３】現在、一般に用いられているアナログ−デ
ィジタル変換器としてはＳＡＲ(Successive Approximat
ion Register) 形とフラッシュ形のアナログ−ディジタ
ル変換器を挙げることができる。ここで、ＳＡＲ形のア
ナログ−ディジタル変換器は回路構成が簡単である反
面、動作速度が非常に遅いという短所をもち、フラッシ
ュ形アナログ−ディジタル変換器は回路構成が複雑であ
り、アナログ−ディジタル変換動作が非常に高速になさ
れる。従って、高速の動作速度が要求されるシステムの
場合には一般にフラッシュ形アナログ−ディジタル変換
器を使用している。
ィジタル変換器としてはＳＡＲ(Successive Approximat
ion Register) 形とフラッシュ形のアナログ−ディジタ
ル変換器を挙げることができる。ここで、ＳＡＲ形のア
ナログ−ディジタル変換器は回路構成が簡単である反
面、動作速度が非常に遅いという短所をもち、フラッシ
ュ形アナログ−ディジタル変換器は回路構成が複雑であ
り、アナログ−ディジタル変換動作が非常に高速になさ
れる。従って、高速の動作速度が要求されるシステムの
場合には一般にフラッシュ形アナログ−ディジタル変換
器を使用している。
【０００４】図１は従来のフラッシュ形アナログ−ディ
ジタル変換器の構成を示し、８ビット出力の構成を示
す。
ジタル変換器の構成を示し、８ビット出力の構成を示
す。
【０００５】図１において、参照符号ＣＰ１（ＣＰ１1
〜ＣＰ１256 ）は比較器である。これら比較器ＣＰ１は
その非反転端子（＋）に外部からのアナログ信号入力Ｉ
Ｎが結合される。そして、所定の基準電圧ＶREF と接地
との間に多数の抵抗Ｒ１〜Ｒ２５６が直列に接続されな
がら、これら抵抗Ｒ１〜Ｒ２５６の各接続ノードに前記
比較器ＣＰ１の反転端子（−）が結合される。ここで、
前記比較器ＣＰ１は非反転端子（＋）に印加されるアナ
ログ入力信号ＩＮのレベルが反転端子（−）に印加され
る基準電圧レベルより高い場合にハイレベル信号を出力
する。
〜ＣＰ１256 ）は比較器である。これら比較器ＣＰ１は
その非反転端子（＋）に外部からのアナログ信号入力Ｉ
Ｎが結合される。そして、所定の基準電圧ＶREF と接地
との間に多数の抵抗Ｒ１〜Ｒ２５６が直列に接続されな
がら、これら抵抗Ｒ１〜Ｒ２５６の各接続ノードに前記
比較器ＣＰ１の反転端子（−）が結合される。ここで、
前記比較器ＣＰ１は非反転端子（＋）に印加されるアナ
ログ入力信号ＩＮのレベルが反転端子（−）に印加され
る基準電圧レベルより高い場合にハイレベル信号を出力
する。
【０００６】前記比較器ＣＰ１の反転端子（−）に印加
される基準電圧は抵抗Ｒ１〜Ｒ２５６によって設定さ
れ、前記抵抗Ｒ１〜Ｒ２５６はそれぞれその抵抗値が同
一値に設定される。従って、比較器ＣＰ１256 から比較
器ＣＰ１1 の順にその基準電圧が高く設定され、各比較
器ＣＰ１1 〜ＣＰ１256 間の基準電圧差は一定の値に設
定される。
される基準電圧は抵抗Ｒ１〜Ｒ２５６によって設定さ
れ、前記抵抗Ｒ１〜Ｒ２５６はそれぞれその抵抗値が同
一値に設定される。従って、比較器ＣＰ１256 から比較
器ＣＰ１1 の順にその基準電圧が高く設定され、各比較
器ＣＰ１1 〜ＣＰ１256 間の基準電圧差は一定の値に設
定される。
【０００７】また、図１において、参照符号１は前記比
較器ＣＰ１1 〜ＣＰ１256 から出力される２５６ビット
の入力を８ビットのデータＹ０〜Ｙ７に変換する２５
６：８エンコーダであり、参照符号２はコントローラ３
から印加されるイネーブル信号／ＥＮに応じて前記エン
コーダ１からの８ビットデータＹ０〜Ｙ７を出力する３
ステートドライバである。
較器ＣＰ１1 〜ＣＰ１256 から出力される２５６ビット
の入力を８ビットのデータＹ０〜Ｙ７に変換する２５
６：８エンコーダであり、参照符号２はコントローラ３
から印加されるイネーブル信号／ＥＮに応じて前記エン
コーダ１からの８ビットデータＹ０〜Ｙ７を出力する３
ステートドライバである。
【０００８】そして、参照符号３は入力信号ＩＮのアナ
ログ−ディジタル変換を制御するコントローラであり、
これは図２に示すように外部の装置（図示せず）から変
換開始信号／ＣＳが印加されると、即ち変換開始信号／
ＣＳがアクティブロー(Active low)状態になると、外部
装置に対して現在アナログ−ディジタル変換が実行状態
であることを表すローレベルのＢＵＳＹ信号／ＢＵＳＹ
を出力し、且つ前記変換開始信号／ＣＳの入力時から前
記エンコーダ１によるデータ変換時間を計数して一定時
間後にＢＵＳＹ信号／ＢＵＳＹをハイレベルに設定する
ことにより、アナログ−ディジタル変換が終了したこと
を示し、外部装置から読出し信号／ＲＤが入力される
と、前記３ステートドライバ２にローレベルのイネーブ
ル信号／ＥＮを出力する一連の制御動作を実行する。
ログ−ディジタル変換を制御するコントローラであり、
これは図２に示すように外部の装置（図示せず）から変
換開始信号／ＣＳが印加されると、即ち変換開始信号／
ＣＳがアクティブロー(Active low)状態になると、外部
装置に対して現在アナログ−ディジタル変換が実行状態
であることを表すローレベルのＢＵＳＹ信号／ＢＵＳＹ
を出力し、且つ前記変換開始信号／ＣＳの入力時から前
記エンコーダ１によるデータ変換時間を計数して一定時
間後にＢＵＳＹ信号／ＢＵＳＹをハイレベルに設定する
ことにより、アナログ−ディジタル変換が終了したこと
を示し、外部装置から読出し信号／ＲＤが入力される
と、前記３ステートドライバ２にローレベルのイネーブ
ル信号／ＥＮを出力する一連の制御動作を実行する。
【０００９】即ち、前記構成をもつフラッシュ形アナロ
グ−ディジタル変換器においては、入力信号ＩＮをそれ
ぞれ基準電圧が異なるように設定されている多数の比較
器ＣＰ１1 〜ＣＰ１256 で比較して、入力信号ＩＮの電
圧レベルに対応する２５６ビットのコードデータを生成
した後、これを２５６：８エンコーダ１を通してエンコ
ードすることにより、アナログ入力信号ＩＮを８ビット
のディジタルデータに変換して出力する。
グ−ディジタル変換器においては、入力信号ＩＮをそれ
ぞれ基準電圧が異なるように設定されている多数の比較
器ＣＰ１1 〜ＣＰ１256 で比較して、入力信号ＩＮの電
圧レベルに対応する２５６ビットのコードデータを生成
した後、これを２５６：８エンコーダ１を通してエンコ
ードすることにより、アナログ入力信号ＩＮを８ビット
のディジタルデータに変換して出力する。
【００１０】従って、前記構成においてはただエンコー
ダ１によるエンコード時間の間に入力信号ＩＮに対する
ディジタル変換を行うので、非常に高速でアナログ−デ
ィジタル変換を施すことができる。
ダ１によるエンコード時間の間に入力信号ＩＮに対する
ディジタル変換を行うので、非常に高速でアナログ−デ
ィジタル変換を施すことができる。
【００１１】ところが、上述したフラッシュ形アナログ
−ディジタル変換器においては、入力信号ＩＮのレベル
判定をそれぞれ基準電圧が異なるように設定される比較
器ＣＰ１を通して実行するようになっているために、例
えば上述した例のように８ビットのアナログ−ディジタ
ル変換器を作ることに２５６個の比較器及び抵抗が用い
られる。
−ディジタル変換器においては、入力信号ＩＮのレベル
判定をそれぞれ基準電圧が異なるように設定される比較
器ＣＰ１を通して実行するようになっているために、例
えば上述した例のように８ビットのアナログ−ディジタ
ル変換器を作ることに２５６個の比較器及び抵抗が用い
られる。
【００１２】従って、上述した従来のフラッシュ形アナ
ログ−ディジタル変換器においては製造部品数の増加に
よって多くの製造コストがかかり且つ装置のサイズが大
きくなる問題点がある。
ログ−ディジタル変換器においては製造部品数の増加に
よって多くの製造コストがかかり且つ装置のサイズが大
きくなる問題点がある。
【００１３】このような問題点を解決するために、ハー
フフラッシュ(Half-Flash)形のアナログ−ディジタル変
換器が提案されて用いられている。
フフラッシュ(Half-Flash)形のアナログ−ディジタル変
換器が提案されて用いられている。
【００１４】図３は現在一般に用いられているハーフフ
ラッシュ形アナログ−ディジタル変換器を示す構成図で
あって、これは説明を簡単にするために４ビット形のア
ナログ−ディジタル変換器を示す。また、図３におい
て、前記図１と同一の部分には同一参照符号を付し、そ
の詳細な説明は略する。
ラッシュ形アナログ−ディジタル変換器を示す構成図で
あって、これは説明を簡単にするために４ビット形のア
ナログ−ディジタル変換器を示す。また、図３におい
て、前記図１と同一の部分には同一参照符号を付し、そ
の詳細な説明は略する。
【００１５】図３において、参照符号ＣＰ３1 〜ＣＰ３
4 は比較器である。これら比較器ＣＰ３1 〜ＣＰ３4 は
その非反転端子（＋）に外部からのアナログ信号入力Ｉ
Ｎが結合される。そして、所定の基準電圧ＶREF と接地
との間に多数の抵抗Ｒ３1 〜Ｒ３4 が直列に接続されな
がら、これら抵抗Ｒ３1 〜Ｒ３4 の各接続ノードに前記
比較器ＣＰ３1 〜ＣＰ３4 の反転端子（−）が結合され
る。ここで、前記比較器ＣＰ３1 〜ＣＰ３4 は非反転端
子（＋）へ印加されるアナログ入力信号ＩＮのレベルが
反転端子（−）に印加される基準電圧レベルより高い場
合にハイレベル信号を出力する。
4 は比較器である。これら比較器ＣＰ３1 〜ＣＰ３4 は
その非反転端子（＋）に外部からのアナログ信号入力Ｉ
Ｎが結合される。そして、所定の基準電圧ＶREF と接地
との間に多数の抵抗Ｒ３1 〜Ｒ３4 が直列に接続されな
がら、これら抵抗Ｒ３1 〜Ｒ３4 の各接続ノードに前記
比較器ＣＰ３1 〜ＣＰ３4 の反転端子（−）が結合され
る。ここで、前記比較器ＣＰ３1 〜ＣＰ３4 は非反転端
子（＋）へ印加されるアナログ入力信号ＩＮのレベルが
反転端子（−）に印加される基準電圧レベルより高い場
合にハイレベル信号を出力する。
【００１６】前記比較器ＣＰ３1 〜ＣＰ３4 の反転端子
（−）に印加される基準電圧は抵抗Ｒ３1 〜Ｒ３4 によ
って設定され、前記抵抗Ｒ３1 〜Ｒ３4 はそれぞれその
抵抗値が同一値に設定される。従って、比較器ＣＰ３1
はその反転端子（−）に印加される基準電圧が３・Ｖ
REF ／４、比較器ＣＰ３2 は２・ＶREF ／４、比較器Ｃ
Ｐ３3 は１・ＶREF ／４、比較器ＣＰ３4 は０・ＶREF
／４（０Ｖ）に設定される。
（−）に印加される基準電圧は抵抗Ｒ３1 〜Ｒ３4 によ
って設定され、前記抵抗Ｒ３1 〜Ｒ３4 はそれぞれその
抵抗値が同一値に設定される。従って、比較器ＣＰ３1
はその反転端子（−）に印加される基準電圧が３・Ｖ
REF ／４、比較器ＣＰ３2 は２・ＶREF ／４、比較器Ｃ
Ｐ３3 は１・ＶREF ／４、比較器ＣＰ３4 は０・ＶREF
／４（０Ｖ）に設定される。
【００１７】また、図３において、参照符号３１は前記
比較器ＣＰ３1 〜ＣＰ３4 の出力をエンコードして２ビ
ットのデータに変換する第１エンコーダであり、３２は
この第１エンコーダ３１から出力される２ビットディジ
タルデータをアナログ信号に変換するディジタル−アナ
ログ変換器、３３は前記アナログ入力信号ＩＮと前記デ
ィジタル−アナログ変換器３２から出力されるアナログ
信号を減加算する加算器である。
比較器ＣＰ３1 〜ＣＰ３4 の出力をエンコードして２ビ
ットのデータに変換する第１エンコーダであり、３２は
この第１エンコーダ３１から出力される２ビットディジ
タルデータをアナログ信号に変換するディジタル−アナ
ログ変換器、３３は前記アナログ入力信号ＩＮと前記デ
ィジタル−アナログ変換器３２から出力されるアナログ
信号を減加算する加算器である。
【００１８】一方、図３において、参照符号ＣＰ３5 〜
ＣＰ３8 はその非反転端子（＋）に印加される信号レベ
ルが反転端子（−）に印加される信号レベルより高い場
合にハイレベルの信号を出力する比較器である。前記加
算器３３から出力される信号はこれら比較器ＣＰ３5 〜
ＣＰ３8 の非反転端子（＋）に結合される。そして、所
定の基準電圧ＶREF ／４と接地との間に同一の抵抗値を
もつ多数の抵抗Ｒ３5〜Ｒ３8 が直列に接続されなが
ら、これら抵抗Ｒ３5 〜Ｒ３8 の各接続ノードに前記比
較器ＣＰ３5 〜ＣＰ３8 の反転端子（−）が結合されて
いる。
ＣＰ３8 はその非反転端子（＋）に印加される信号レベ
ルが反転端子（−）に印加される信号レベルより高い場
合にハイレベルの信号を出力する比較器である。前記加
算器３３から出力される信号はこれら比較器ＣＰ３5 〜
ＣＰ３8 の非反転端子（＋）に結合される。そして、所
定の基準電圧ＶREF ／４と接地との間に同一の抵抗値を
もつ多数の抵抗Ｒ３5〜Ｒ３8 が直列に接続されなが
ら、これら抵抗Ｒ３5 〜Ｒ３8 の各接続ノードに前記比
較器ＣＰ３5 〜ＣＰ３8 の反転端子（−）が結合されて
いる。
【００１９】ここで、前記抵抗Ｒ３5 〜Ｒ３8 はその抵
抗値が同一値に設定される。従って、比較器ＣＰ３5 は
その反転端子（−）に印加される基準電圧が３・ＶREF
／１６、比較器ＣＰ３6 は２・ＶREF ／１６、比較器Ｃ
Ｐ３7 は１・ＶREF ／１６、比較器ＣＰ３8 は０・Ｖ
REF ／１６（０Ｖ）に設定される。
抗値が同一値に設定される。従って、比較器ＣＰ３5 は
その反転端子（−）に印加される基準電圧が３・ＶREF
／１６、比較器ＣＰ３6 は２・ＶREF ／１６、比較器Ｃ
Ｐ３7 は１・ＶREF ／１６、比較器ＣＰ３8 は０・Ｖ
REF ／１６（０Ｖ）に設定される。
【００２０】また、参照符号３４は前記比較器ＣＰ３5
〜ＣＰ３8 の出力をエンコードして２ビットのデータに
変換する第２エンコーダである。
〜ＣＰ３8 の出力をエンコードして２ビットのデータに
変換する第２エンコーダである。
【００２１】そして、３ステートドライバ２はコントロ
ーラ３からイネーブル信号／ＥＮが入力されると、前記
第１エンコーダ３１の出力を上位２ビット、第２エンコ
ーダ３４の出力を下位２ビットにして、アナログ入力信
号ＩＮのレベルに比例する４ビットのディジタルデータ
を出力する。
ーラ３からイネーブル信号／ＥＮが入力されると、前記
第１エンコーダ３１の出力を上位２ビット、第２エンコ
ーダ３４の出力を下位２ビットにして、アナログ入力信
号ＩＮのレベルに比例する４ビットのディジタルデータ
を出力する。
【００２２】即ち、前記構成においては入力信号ＩＮを
それぞれ３・ＶREF ／４、１・ＶREF ／４、０・ＶREF
／４（０Ｖ）の基準電圧を有する比較器ＣＰ３1 〜ＣＰ
３4で比較して上位２ビットのディジタルデータを生成
する。
それぞれ３・ＶREF ／４、１・ＶREF ／４、０・ＶREF
／４（０Ｖ）の基準電圧を有する比較器ＣＰ３1 〜ＣＰ
３4で比較して上位２ビットのディジタルデータを生成
する。
【００２３】そして、前記比較器ＣＰ３1 〜ＣＰ３4 に
よって判定された入力信号ＩＮのレベル値に基づいて、
加算器３３で入力信号ＩＮを減加算した後、これを再び
３・ＶREF ／１６、２・ＶREF ／１６、１・ＶREF ・１
６、０・ＶREF ／１６（０Ｖ）の基準電圧を有する比較
器ＣＰ３5 〜ＣＰ３8 で比較することにより、下位２ビ
ットのディジタルビットを生成する。
よって判定された入力信号ＩＮのレベル値に基づいて、
加算器３３で入力信号ＩＮを減加算した後、これを再び
３・ＶREF ／１６、２・ＶREF ／１６、１・ＶREF ・１
６、０・ＶREF ／１６（０Ｖ）の基準電圧を有する比較
器ＣＰ３5 〜ＣＰ３8 で比較することにより、下位２ビ
ットのディジタルビットを生成する。
【００２４】従って、前記構成においてはただ８個の比
較器、８ビットアナログ−ディジタル変換器の場合には
３２個の比較器を用いてアナログディジタル変換器を構
成し得るので、一般的なフラッシュ形アナログ−ディジ
タル変換器に比べてその構成を大幅に単純化することが
できる。
較器、８ビットアナログ−ディジタル変換器の場合には
３２個の比較器を用いてアナログディジタル変換器を構
成し得るので、一般的なフラッシュ形アナログ−ディジ
タル変換器に比べてその構成を大幅に単純化することが
できる。
【００２５】ところが、上述したハフフラッシュ形アナ
ログ−ディジタル変換器においては次のような問題があ
る。
ログ−ディジタル変換器においては次のような問題があ
る。
【００２６】即ち、フラッシュ形アナログ−ディジタル
変換器は速いデータ変換速度の特性のために、通常高速
システムに用いられている。また、そのデータ変換速度
は図１で説明したようにエンコーダの動作速度に大きく
依存する。
変換器は速いデータ変換速度の特性のために、通常高速
システムに用いられている。また、そのデータ変換速度
は図１で説明したようにエンコーダの動作速度に大きく
依存する。
【００２７】ところが、上述したフラッシュ形アナログ
−ディジタル変換器は第１エンコーダ３１によって変換
出力されたデータをディジタル−アナログ変換器３２を
通して再びアナログ信号に変換した後、再び比較器ＣＰ
３5 〜ＣＰ３8 とエンコーダ３４を通してデータ変換す
るので、一般的なフラッシュ形アナログ−ディジタル変
換器に比べて２倍以上のデータ変換時間を有する。
−ディジタル変換器は第１エンコーダ３１によって変換
出力されたデータをディジタル−アナログ変換器３２を
通して再びアナログ信号に変換した後、再び比較器ＣＰ
３5 〜ＣＰ３8 とエンコーダ３４を通してデータ変換す
るので、一般的なフラッシュ形アナログ−ディジタル変
換器に比べて２倍以上のデータ変換時間を有する。
【００２８】従って、上述したハフフラッシュ形アナロ
グ−ディジタル変換器はフラッシュ形アナログ−ディジ
タル変換器の特性を考慮するとき、使用上多くの制約を
受ける。
グ−ディジタル変換器はフラッシュ形アナログ−ディジ
タル変換器の特性を考慮するとき、使用上多くの制約を
受ける。
【００２９】
【発明が解決しようとする課題】本発明は前記の事情を
勘案して創出されたもので、その目的は単純な構成を持
ちながら高速でデータ変換を実行し得るフラッシュ形ア
ナログ−ディジタル変換器を提供することにある。
勘案して創出されたもので、その目的は単純な構成を持
ちながら高速でデータ変換を実行し得るフラッシュ形ア
ナログ−ディジタル変換器を提供することにある。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるフラッシュ形アナログ−ディジタル変
換器は、入力信号の印加を受け、それに対応するディジ
タル出力信号を生成するアナログ−ディジタル変換器に
おいて、入力信号に対するレベル判定範囲の１／２の基
準値を有し、入力信号が基準値以上か以下かを判定する
第１比較手段と、前記第１比較手段による比較結果のデ
ータに基づいて、出力されるディジタルデータの最上位
ビットを生成する第１エンコーダ手段と、前記第１比較
手段によって１／２以上に判定された場合には入力信号
に対して前記１／２の基準値を減加算する加算手段と、
前記加算手段から出力される信号のレベルを判定するた
めの少なくとも２つ以上の第２比較手段と、前記第２比
較手段の比較結果のデータに基づいて、前記最上位ビッ
トを除いた残りの出力データを生成する第２エンコーダ
手段とを含んでなることを特徴とする。
に、本発明によるフラッシュ形アナログ−ディジタル変
換器は、入力信号の印加を受け、それに対応するディジ
タル出力信号を生成するアナログ−ディジタル変換器に
おいて、入力信号に対するレベル判定範囲の１／２の基
準値を有し、入力信号が基準値以上か以下かを判定する
第１比較手段と、前記第１比較手段による比較結果のデ
ータに基づいて、出力されるディジタルデータの最上位
ビットを生成する第１エンコーダ手段と、前記第１比較
手段によって１／２以上に判定された場合には入力信号
に対して前記１／２の基準値を減加算する加算手段と、
前記加算手段から出力される信号のレベルを判定するた
めの少なくとも２つ以上の第２比較手段と、前記第２比
較手段の比較結果のデータに基づいて、前記最上位ビッ
トを除いた残りの出力データを生成する第２エンコーダ
手段とを含んでなることを特徴とする。
【００３１】前記構成をもつ本発明によれば、入力信号
のレベルがレベル判定範囲の１／２以上であるかを判定
して、出力されるディジタルデータの最上位ビットを生
成する。従って、アナログ−ディジタル変換のために必
要になる比較器の個数を一般的なフラッシュ形のアナロ
グ−ディジタル変換器に比べて１／２に節減することが
できる。
のレベルがレベル判定範囲の１／２以上であるかを判定
して、出力されるディジタルデータの最上位ビットを生
成する。従って、アナログ−ディジタル変換のために必
要になる比較器の個数を一般的なフラッシュ形のアナロ
グ−ディジタル変換器に比べて１／２に節減することが
できる。
【００３２】また、前記構成をもつ本発明によれは、第
１及び第２比較手段の出力が第１エンコーダ手段と第２
エンコーダ手段によって殆ど同一時間に処理される。従
って、アナログ−ディジタル変換のために必要になる時
間がフラッシュ形アナログ−ディジタル変換器と殆ど同
一になるので、従来のハフフラッシュ形アナログ−ディ
ジタル変換器に比べてそのデータ変換時間を大幅節減す
ることができる。
１及び第２比較手段の出力が第１エンコーダ手段と第２
エンコーダ手段によって殆ど同一時間に処理される。従
って、アナログ−ディジタル変換のために必要になる時
間がフラッシュ形アナログ−ディジタル変換器と殆ど同
一になるので、従来のハフフラッシュ形アナログ−ディ
ジタル変換器に比べてそのデータ変換時間を大幅節減す
ることができる。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明によ
る実施例を説明する。
る実施例を説明する。
【００３４】図４は本発明の一実施例によるフラッシュ
形アナログ−ディジタル変換器を示す構成図である。図
４において図１及び図３と同一の部分には同一の参照符
号を付し、その詳細な説明は略する。
形アナログ−ディジタル変換器を示す構成図である。図
４において図１及び図３と同一の部分には同一の参照符
号を付し、その詳細な説明は略する。
【００３５】参照符号ＣＰ４1 〜ＣＰ４2 は第１及び第
２比較器である。これら第１及び第２比較器ＣＰ４1 ，
ＣＰ４2 はその非反転端子（＋）に外部からのアナログ
信号入力ＩＮが結合される。そして、所定の基準電圧Ｖ
REF と接地との間に抵抗Ｒ４1 ，Ｒ４2 が直列に接続さ
れながら、これら抵抗Ｒ４1 ，Ｒ４2 の接続ノードに前
記第１比較器ＣＰ４1 の反転端子（−）が結合されると
ともに、前記抵抗Ｒ４2 と接地との間に第２比較器ＣＰ
４2 の反転端子（−）が接続される。ここで、前記第１
及び第２比較器ＣＰ４1,ＣＰ４2 は非反転端子（＋）に
印加されるアナログ入力信号ＩＮのレベルが反転端子
（−）に印加される基準電圧レベルより高い場合にハイ
レベル信号を出力する。
２比較器である。これら第１及び第２比較器ＣＰ４1 ，
ＣＰ４2 はその非反転端子（＋）に外部からのアナログ
信号入力ＩＮが結合される。そして、所定の基準電圧Ｖ
REF と接地との間に抵抗Ｒ４1 ，Ｒ４2 が直列に接続さ
れながら、これら抵抗Ｒ４1 ，Ｒ４2 の接続ノードに前
記第１比較器ＣＰ４1 の反転端子（−）が結合されると
ともに、前記抵抗Ｒ４2 と接地との間に第２比較器ＣＰ
４2 の反転端子（−）が接続される。ここで、前記第１
及び第２比較器ＣＰ４1,ＣＰ４2 は非反転端子（＋）に
印加されるアナログ入力信号ＩＮのレベルが反転端子
（−）に印加される基準電圧レベルより高い場合にハイ
レベル信号を出力する。
【００３６】前記第１及び第２比較器ＣＰ４1 ，ＣＰ４
2 の反転端子（−）に印加される基準電圧は抵抗Ｒ４1,
Ｒ４2 によって設定され、前記抵抗Ｒ４1 ,Ｒ４2 はそ
れぞれその抵抗値が同一値に設定される。従って、第１
比較器ＣＰ４1 はその反転端子（−）に印加される基準
電圧が１・ＶREF ／２、第２比較器ＣＰ４2 は０・Ｖ
REF ／２（０Ｖ）に設定される。
2 の反転端子（−）に印加される基準電圧は抵抗Ｒ４1,
Ｒ４2 によって設定され、前記抵抗Ｒ４1 ,Ｒ４2 はそ
れぞれその抵抗値が同一値に設定される。従って、第１
比較器ＣＰ４1 はその反転端子（−）に印加される基準
電圧が１・ＶREF ／２、第２比較器ＣＰ４2 は０・Ｖ
REF ／２（０Ｖ）に設定される。
【００３７】即ち、前記第１及び第２比較器ＣＰ４1 ，
ＣＰ４2 は入力されるアナログ信号がそのレベル判定範
囲ＶREF の１／２以上か或いはその未満かを表す比較信
号を出力する。
ＣＰ４2 は入力されるアナログ信号がそのレベル判定範
囲ＶREF の１／２以上か或いはその未満かを表す比較信
号を出力する。
【００３８】また、図４において、参照符号ＳＷは前記
第１比較器ＣＰ４1 の出力レベルに応じてＶREF ／２の
第２基準電圧を選択的に入力するスイッチであり、これ
は前記第１比較器ＣＰ４1 からハイレベルの比較信号が
出力される場合にはオンされてＶREF ／２の基準電圧を
入力とし、前記第１比較器ＣＰ４1 からローレベルの比
較信号が出力される場合にはオフされてＶREF ／２の基
準電圧入力を遮断する。
第１比較器ＣＰ４1 の出力レベルに応じてＶREF ／２の
第２基準電圧を選択的に入力するスイッチであり、これ
は前記第１比較器ＣＰ４1 からハイレベルの比較信号が
出力される場合にはオンされてＶREF ／２の基準電圧を
入力とし、前記第１比較器ＣＰ４1 からローレベルの比
較信号が出力される場合にはオフされてＶREF ／２の基
準電圧入力を遮断する。
【００３９】また、参照符号４２はアナログ入力信号Ｉ
Ｎと前記スイッチＳＷから出力される電圧を減加算する
加算器である。
Ｎと前記スイッチＳＷから出力される電圧を減加算する
加算器である。
【００４０】一方、前記加算器４２の出力電圧は比較器
ＣＰ５1 〜ＣＰ５8 の非反転端子（＋）に結合される。
そして、前記第１及び第２比較器ＣＰ４1 ，ＣＰ４2 の
ための基準電圧ＶREF の１／２レベルに設定される基準
電圧ＶREF ／２と接地との間に同一の抵抗値を有する多
数の抵抗Ｒ５1 〜Ｒ５8 が直列に接続されながら、これ
ら抵抗Ｒ５1 〜５8 の各接続ノードが前記比較器ＣＰ５
1 〜ＣＰ５8 の反転端子（−）に結合されている。従っ
て、前記比較器ＣＰ５1 〜ＣＰ５8 は次の表１のように
その基準電圧が設定される。
ＣＰ５1 〜ＣＰ５8 の非反転端子（＋）に結合される。
そして、前記第１及び第２比較器ＣＰ４1 ，ＣＰ４2 の
ための基準電圧ＶREF の１／２レベルに設定される基準
電圧ＶREF ／２と接地との間に同一の抵抗値を有する多
数の抵抗Ｒ５1 〜Ｒ５8 が直列に接続されながら、これ
ら抵抗Ｒ５1 〜５8 の各接続ノードが前記比較器ＣＰ５
1 〜ＣＰ５8 の反転端子（−）に結合されている。従っ
て、前記比較器ＣＰ５1 〜ＣＰ５8 は次の表１のように
その基準電圧が設定される。
【００４１】
【表１】 また、参照番号４１は前記第１及び第２比較器ＣＰ４
1 ，ＣＰ４2 からの２ビット入力を１ビットのデータと
して出力する第１エンコーダであり、４３は前記比較器
ＣＰ５1 〜ＣＰ５8 から８ビット入力を３ビットのデー
タとして出力する第２エンコーダである。
1 ，ＣＰ４2 からの２ビット入力を１ビットのデータと
して出力する第１エンコーダであり、４３は前記比較器
ＣＰ５1 〜ＣＰ５8 から８ビット入力を３ビットのデー
タとして出力する第２エンコーダである。
【００４２】そして、３ステートドライバ２はコントロ
ーラ３から印加されるイネーブル信号／ＥＮのアクティ
ブロー状態で前記第１エンコーダ４１の出力を上位１ビ
ットＭＳＢ、前記第２エンコーダ４３の出力を下位３ビ
ットにして４ビットのディジタルデータを出力する。
ーラ３から印加されるイネーブル信号／ＥＮのアクティ
ブロー状態で前記第１エンコーダ４１の出力を上位１ビ
ットＭＳＢ、前記第２エンコーダ４３の出力を下位３ビ
ットにして４ビットのディジタルデータを出力する。
【００４３】即ち、前記構成においてはアナログ信号Ｉ
Ｎが入力されると、まず第１及び第２比較器ＣＰ４1 ，
ＣＰ４2 を通して入力信号ＩＮがＶREF ／２以上か或い
はその未満かを判定し、その判定された結果データを第
１エンコーダ４１を通してエンコードすることにより、
出力されるディジタルデータの最上位ビットを生成す
る。
Ｎが入力されると、まず第１及び第２比較器ＣＰ４1 ，
ＣＰ４2 を通して入力信号ＩＮがＶREF ／２以上か或い
はその未満かを判定し、その判定された結果データを第
１エンコーダ４１を通してエンコードすることにより、
出力されるディジタルデータの最上位ビットを生成す
る。
【００４４】そして、前記入力信号ＩＮがＶREF ／２以
上になって前記第１比較器ＣＰ４1からハイレベルの比
較信号が出力される場合にはスイッチＳＷがオンされる
ことにより、加算器４２で入力信号ＩＮに対してＶREF
／２の減加算が行われ、入力信号ＩＮがＶREF ／２未満
になって前記第１比較器ＣＰ４1 からローレベルの比較
信号が出力される場合にはスイッチＳＷがオフされて入
力信号ＩＮが加算器４２を通してそのまま比較器ＣＰ５
1 〜ＣＰ５8 に印加される。
上になって前記第１比較器ＣＰ４1からハイレベルの比
較信号が出力される場合にはスイッチＳＷがオンされる
ことにより、加算器４２で入力信号ＩＮに対してＶREF
／２の減加算が行われ、入力信号ＩＮがＶREF ／２未満
になって前記第１比較器ＣＰ４1 からローレベルの比較
信号が出力される場合にはスイッチＳＷがオフされて入
力信号ＩＮが加算器４２を通してそのまま比較器ＣＰ５
1 〜ＣＰ５8 に印加される。
【００４５】従って、前記比較器ＣＰ５1 〜ＣＰ５8 の
非反転端子（＋）側には常に０〜ＶREF ／２範囲のアナ
ログ信号が入力される。
非反転端子（＋）側には常に０〜ＶREF ／２範囲のアナ
ログ信号が入力される。
【００４６】次に、前記比較器ＣＰ５1 〜ＣＰ５8 はそ
の基準電圧としてＶREF ／２の電圧が抵抗Ｒ５1 〜Ｒ５
8 によって分圧されて印加されるので、結局ＶREF ／２
のレベル範囲を有する入力信号のレベルを判定する構成
になる。
の基準電圧としてＶREF ／２の電圧が抵抗Ｒ５1 〜Ｒ５
8 によって分圧されて印加されるので、結局ＶREF ／２
のレベル範囲を有する入力信号のレベルを判定する構成
になる。
【００４７】そして、前記比較器ＣＰ５1 〜ＣＰ５8 の
８ビット出力は第２エンコーダ４３によって３ビットの
データにエンコードされた後、３ステートドライバ２の
下位３ビット入力として印加される。
８ビット出力は第２エンコーダ４３によって３ビットの
データにエンコードされた後、３ステートドライバ２の
下位３ビット入力として印加される。
【００４８】即ち、前記実施例においては入力信号ＩＮ
のレベルがＶREF ／２以上かを判定して、出力されるデ
ィジタルデータの最上位ビットを生成した後、この最上
位ビットを除いた残りのデータをフラッシュ形のアナロ
グ−ディジタル変換器を通して生成する。
のレベルがＶREF ／２以上かを判定して、出力されるデ
ィジタルデータの最上位ビットを生成した後、この最上
位ビットを除いた残りのデータをフラッシュ形のアナロ
グ−ディジタル変換器を通して生成する。
【００４９】従って、前記実施例によれば、最上位ビッ
トが別途の構成によって生成されるので、アナログ−デ
ィジタル変換のために必要になる比較器の個数を一般的
なフラッシュ形のアナログ−ディジタル変換器に比べて
１／２に節減することができる。
トが別途の構成によって生成されるので、アナログ−デ
ィジタル変換のために必要になる比較器の個数を一般的
なフラッシュ形のアナログ−ディジタル変換器に比べて
１／２に節減することができる。
【００５０】また、前記実施例においては比較器ＣＰ４
1 ，ＣＰ４2 ，ＣＰ５1 〜ＣＰ５8の出力が第１エンコ
ーダ４１と第２エンコーダ４３によって殆ど同一の時間
に処理される。従って、そのアナログ−ディジタル変換
のために必要になる時間がフラッシュ形アナログ−ディ
ジタル変換器と殆ど同一になるので、従来のハーフフラ
ッシュ形アナログ−ディジタル変換器に比べてそのデー
タ変換時間を大幅節減することができる。
1 ，ＣＰ４2 ，ＣＰ５1 〜ＣＰ５8の出力が第１エンコ
ーダ４１と第２エンコーダ４３によって殆ど同一の時間
に処理される。従って、そのアナログ−ディジタル変換
のために必要になる時間がフラッシュ形アナログ−ディ
ジタル変換器と殆ど同一になるので、従来のハーフフラ
ッシュ形アナログ−ディジタル変換器に比べてそのデー
タ変換時間を大幅節減することができる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
単純な構成を有し且つ高速のデータ変換を行うことので
きるフラッシュ形アナログ−ディジタル変換器を実現す
ることができる。
単純な構成を有し且つ高速のデータ変換を行うことので
きるフラッシュ形アナログ−ディジタル変換器を実現す
ることができる。
【００５２】また、本発明は前記実施例に限定されず、
本発明の技術的要旨を外れない範囲内で多様に変形して
実施することができる。
本発明の技術的要旨を外れない範囲内で多様に変形して
実施することができる。
【図１】一般的な従来のフラッシュ形アナログ−ディジ
タル変換器を示す構成図。
タル変換器を示す構成図。
【図２】図１に示した装置の動作タイミングを示す動作
タイミング図。
タイミング図。
【図３】従来の他の例によるフラッシュ形アナログ−デ
ィジタル変換器を示す構成図。
ィジタル変換器を示す構成図。
【図４】本発明の一実施例によるフラッシュ形アナログ
−ディジタル変換器を示す構成図。
−ディジタル変換器を示す構成図。
２ ３ステートドライバ ３ コントローラ ４１ エンコーダ ４２ 加算器 ４３ エンコーダ
Claims (2)
- 【請求項１】 入力信号の印加を受け、それに対応する
ディジタル出力信号を生成するアナログ−ディジタル変
換器において、 入力信号に対するレベル判定範囲の１／２の基準値を有
し、入力信号が基準値以上か以下かを判定する第１比較
手段と、 前記第１比較手段による比較結果のデータに基づいて、
出力されるディジタルデータの最上位ビットを生成する
第１エンコーダ手段と、 前記第１比較手段によって１／２以上に判定された場合
には入力信号に対して前記１／２の基準値を減加算する
加算手段と、 前記加算手段から出力される信号のレベルを判定するた
めの少なくとも２つ以上の第２比較手段と、 前記第２比較手段の比較結果のデータに基づいて、前記
最上位ビットを除いた残りの出力データを生成する第２
エンコーダ手段とを含んでなることを特徴とするフラッ
シュ形アナログ−ディジタル変換器。 - 【請求項２】 前記第２比較手段は前記１／２基準値の
範囲内で入力信号のレベルを判定することを特徴とする
請求項１記載のフラッシュ形アナログ−ディジタル変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018567A KR100235465B1 (ko) | 1996-05-29 | 1996-05-29 | 플래시형 아날로그-디지탈 변환기 |
| KR1996P18567 | 1996-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098384A true JPH1098384A (ja) | 1998-04-14 |
Family
ID=19460118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155851A Pending JPH1098384A (ja) | 1996-05-29 | 1997-05-29 | フラッシュ形アナログ−ディジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6011503A (ja) |
| JP (1) | JPH1098384A (ja) |
| KR (1) | KR100235465B1 (ja) |
| DE (1) | DE19722804A1 (ja) |
| FR (1) | FR2749455B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040009425A (ko) * | 2002-07-23 | 2004-01-31 | 삼성전기주식회사 | 고속 엔코더 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301041B1 (ko) * | 1998-05-29 | 2001-09-22 | 윤종용 | 플래쉬방식아날로그/디지털변환장치 |
| EP1681769B1 (en) * | 1999-09-03 | 2008-09-10 | Nokia Corporation | Integrated circuit containing a delta-sigma modulator with two-step quantization |
| FI107664B (fi) * | 1999-09-03 | 2001-09-14 | Nokia Mobile Phones Ltd | Delta-sigma-modulaattori, jossa on kaksivaiheinen kvantisointi, sekä menetelmä kaksivaiheisen kvantisoinnin käyttämiseksi delta-sigma-modulaatiossa |
| US6373423B1 (en) | 1999-12-14 | 2002-04-16 | National Instruments Corporation | Flash analog-to-digital conversion system and method with reduced comparators |
| US6611222B1 (en) | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
| EP1467490B1 (en) * | 2003-04-10 | 2006-08-02 | Infineon Technologies AG | Sub-ranging analog-digital converter with increased sampling accuracy and low distortion |
| US6903673B1 (en) * | 2003-12-19 | 2005-06-07 | Benq Corporation | Analog-to-digital converting module capable of converting data at an increased resolution |
| GB0622199D0 (en) * | 2006-11-07 | 2006-12-20 | Cambridge Silicon Radio Ltd | Rail to rail flash |
| GB0907382D0 (en) * | 2009-04-29 | 2009-06-10 | Cambridge Silicon Radio Ltd | High speed low voltage flash |
| US10763880B1 (en) * | 2019-02-14 | 2020-09-01 | Nxp Usa, Inc. | Analog to digital converter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1604589A (en) * | 1978-05-31 | 1981-12-09 | Cambridge Consultants | Analogue to digital convertor |
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| JP3581485B2 (ja) * | 1996-04-05 | 2004-10-27 | 株式会社ルネサステクノロジ | パイプライン型ａ／ｄコンバータ |
-
1996
- 1996-05-29 KR KR1019960018567A patent/KR100235465B1/ko not_active Expired - Fee Related
-
1997
- 1997-05-28 FR FR9706544A patent/FR2749455B1/fr not_active Expired - Lifetime
- 1997-05-29 JP JP9155851A patent/JPH1098384A/ja active Pending
- 1997-05-29 US US08/865,008 patent/US6011503A/en not_active Expired - Fee Related
- 1997-05-30 DE DE19722804A patent/DE19722804A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040009425A (ko) * | 2002-07-23 | 2004-01-31 | 삼성전기주식회사 | 고속 엔코더 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2749455A1 (fr) | 1997-12-05 |
| DE19722804A1 (de) | 1997-12-11 |
| KR970077995A (ko) | 1997-12-12 |
| US6011503A (en) | 2000-01-04 |
| KR100235465B1 (ko) | 1999-12-15 |
| FR2749455B1 (fr) | 2000-09-22 |
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