JPH059840B2

JPH059840B2 -

Info

Publication number: JPH059840B2
Application number: JP59029636A
Authority: JP
Inventors: Fumio Hamano; Shigeru Obo; Takeshi Hirayama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-21
Filing date: 1984-02-21
Publication date: 1993-02-08
Also published as: JPS60175200A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、アナログデータの伝送方式に係り、
特に自動車内などでの多量伝送による集約配線シ
ステムに好適なアナログデータ伝送方式に関す
る。

〔発明の背景〕

例えば自動車には各種のランプやモータなどの
電装品、それに自動車制御用の各種のセンサやア
クチユエータなどの電気装置が多数配置され、そ
の数は自動車のエレクトロニクス化に伴なつて増
加の一途をたどつている。

このため、従来のように、これら多数の電気装
置に対してそれぞれ独立に配線を行なつていたの
では、配線が極めて複雑で、かつ大規模なものと
なつてしまい、コストアツプや重量、スペースの
増加、或いは相互干渉の発生など大きな問題を生
じる。

そこで、このような問題点を解決する方法の一
つとして、少ない配線で多数の信号の伝送が可能
な多重伝送方式による配線の簡略化が例えば、当
社先願、特願昭57−17535号（特開昭58−136149
号）などにより提案されている。

第１図にこのような多重伝送方式による自動車
内集約配線システムの一例を示す。

この第１図のシステムは信号伝送路として光フ
アイバケーブルOFを用い、中央制御装置CCU
（以下、単にCCUという。なお、これはCentral
Control Unitの略）と複数の端末処理装置LCU
（以下、単にLCUという。なお、これはLocal
Control Unitの略）との間を光信号チヤンネル
で共通に結合したもので、光フアイバケーブル
OFの分岐点には光分岐コネクタOCが設けてあ
る。

CCUは自動車のダツシユボードの近傍など適当
な場所に設置され、システム全体の制御を行なう
ようになつている。

LCUは各種の操作スイツチSW、メータＭなど
の表示器、ランプＬ、センサＳなど自動車内に多
数設置してある電気装置の近傍に、所定の数だけ
分散して配置されている。

CCU及び各LCUが光フアイバケーブルOFと結
合する部分には光信号と電気信号を双方向に変換
する光電変換モジユールＯ／Ｅが設けられてい
る。

CCUはマイクロコンピユータを備え、シリア
ルデータによるデータ通信機能を持ち、これに対
応して各LCUには通信処理回路CIM（以下、単に
CIMという。なお、これはCommunication
Interface Adaptorの略）が設けられ、CCUは
LCUの一つを順次選択し、そのLCUとの間での
データの授受を行ない、これを繰り返えすことに
より１チヤンネルの光フアイバケーブルOFを介
しての多重伝送が可能になり、複雑で大規模な自
動車内配線を簡略化することができる。

ところで、自動車内に設置される電気装置の中
には、アナログデータにより動作するものが含ま
れている。例えば、エンジンの制御に必要な各種
のセンサなどがそれである。

そこで、このようなアナログデータにより動作
する電気装置を外部負荷として備ええたLCUで
はアナログ・デイジタル変換器（以下、単にＡ／
Ｄという）を設け、外部負荷からのアナログデー
タをデイジタルデータに変換してCIMに取込み、
それをCCUに伝送しなければならず、そのため、
このようなLCUでは、そこに使用するCIMに
Ａ／Ｄのための制御機能が必要になる。

ところで、Ａ／Ｄとしては種々の型式のものが
知られているが、このような場合に使用される代
表的な型式としては、遂次比較型と積分型が挙げ
られるが、このうち、積分型Ａ／Ｄでは、その変
換結果がＡ／Ｄ内でそのときに与えられていた基
準電圧及びオフセツト電圧によつて変化するた
め、上記したＡ／Ｄのための制御機能の中に、こ
れらの基準電圧やオフセツト電圧から未知のアナ
ログ入力を求めるための演算処理機能を設ける必
要がある。

従つて、従来のアナログデータ伝送システムで
は、積分型Ａ／Ｄを用いた場合、そのCIMに必
要な機能が増加し、CIMの汎用化に際してコス
トアツプとなつてしまうという欠点があつた。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点を除
き、積分型Ａ／Ｄを使用してもLCU側で必要な
処理機能の増加が最少限で済むようにしたアナロ
グデータの伝送方式を提供するにある。

〔発明の概要〕

この目的を達成するため、本発明は、積分型
Ａ／Ｄにより与えられる基準電圧、オフセツト電
圧などアナログ入力データの処理に必要なデータ
を全てCCU側にコード化して伝送するようにし
た点を特徴とする。

〔発明の実施例〕

以下、本発明によるアナログデータ伝送方式に
ついて、図示の実施例により詳細に説明する。

第２図は本発明の一実施例を示す全体ブロツク
構成図で、１０は中央処理装置（第１図のCCU
に相当）、２０は信号伝送路（第１図の光フアイ
バケーブルOFに相当）、３０〜３２は端末処理装
置（第１図のLCUに相当）、４０は積分型Ａ／
Ｄ、５１〜５８は外部負荷である。なお、この実
施例では、信号伝送路２０として電気信号伝送路
を用いた場合について示してあり、従つて、中央
処理装置１０及び端末処理装置３０〜３２には光
電変換モジールが不要で、このため、端末処理装
置３０〜３２の内容は実質的にCIMだけとなつ
ている。

コンピユータ（マイクロコンピユータ）を含む
中央処理装置１０は、伝送路２０で各端末処理装
置３０〜３２と結合され、各種のセンサやラン
プ、アクチユエータ、モータなどの電気装置から
なる外部負荷５１〜５８に対するデータの送出
と、これらからのデータの取込みを多重伝送方式
によつて行なう。このとき、アナログデータを出
力するセンサなどの外部負荷５７，５８はＡ／Ｄ
４０を介して端末処理装置３２に結合され、デイ
ジタルデータによる伝送動作が行なえるようにな
つている。

信号伝送路２０は双方向性のものなら何でもよ
く、電気信号伝送系に限らず光フアイバによる光
信号伝送系など任意のものが用いられ、これによ
る通信方式はいわゆる半二重方式（Half
Duplex）で、中央処理装置１０から複数の端末
処理装置３０〜３２のうちの一つに対する呼び掛
けに応じ、該端末処理装置の一つと中央処理装置
１０との間でのデータの授受が伝送路２０を介し
て交互に行なわれるようになつている。

このような半二重方式による多重伝送のため、
中央処理装置１０から送出されるデータには、そ
の行先を表わすアドレスが付され、伝送路２０か
ら受け取つたデータに付されているアドレスが自
らのアドレスであると認識した、各端末処理装置
のうちの一つだけが応答するようになつている。
すなわち、このように、中央処理装置１０からア
ドレスが付されて送出されたデータに応じて、そ
のアドレスを理解し、それが自らのものであると
判断した端末処理装置の一つだけがそれに応答し
て自らのデータを中央処理装置１０に送出するこ
とにより、上記した半二重方式によるデータの伝
送動作が得られるのである。

次に、第３図は各端末処理装置３０〜３２の一
実施例を大まかなブロツク構成で示したもので、
伝送路２０から入力された受信信号RXDは同期
回路１０２に供給され、クロツク発生器１０７か
らのクロツクの同期を取り、制御回路１０１に受
信信号RXDのクロツク成分に調歩同期したクロ
ツクが与えられ、これにより、制御回路１０１が
制御信号を発生し、シフトレジスタ１０４に受信
信号のデータ部分をシリアルに読込む。

一方、アドレス比較回路１０３には、予めその
端末処理装置に割り当てられたアドレスが与えら
れており、このアドレスとシフトレジスタ１０４
の所定のビツト位置に読込まれたデータとがアド
レス比較回路１０３によつて比較され、両者が一
致したときだけシフトレジスタ１０４内のデータ
がＩ／Ｏバツフア１０５に転送され、外部機器に
与えられる。

また、制御回路１０１はクロツクで歩進するカ
ウンタを含み、シーケンシヤルな制御信号を発生
し、受信信号RXDによるデータをＩ／Ｏバツフ
ア１０５に与えたあと、それにひき続いて今度は
Ｉ／Ｏバツフア１０５からシフトレジスタ１０４
にデータをパラレルに取り込み、外部機器から中
央処理装置１０に伝送すべきデータをシフトレジ
スタ１０４の中にシリアルデータとして用意す
る。そして、このデータをシフトレジスタ１０４
からシリアルに読み出し、送信信号TXDとして
伝送路２０に送出する。このときには、受信信号
RXDに付されていたアドレスがそのまま送信信
号TXDに付されて送出されるから、中央処理装
置１０は自らが送出したアドレスと一致している
ことによりこの送信信号TXDの取り込みを行な
い、これにより半二重方式による１サイクル分の
データの授受が完了する。

こうして中央処理装置１０は次の端末処理装置
に対するデータの送出を行ない、これを繰り返す
ことにより複数の各端末処理装置３０〜３２との
間でのデータの授受が周期的に行なわれ、多重伝
送が可能になる。なお、この伝送動作については
本出願人による特開昭58−167151号（特公平03−
15866号）の出願などに詳細に説明してある。

Ａ／Ｄ制御回路１０６は第２図における端末処
理装置３２として使用した場合に必要な、積分型
Ａ／Ｄ４０のための制御機能を与えるためのもの
で、アナログ信号を発生する各種のセンサなどの
外部負荷５７，５８からのアナログデータを積分
型Ａ／Ｄ４０を介して取込み、このＡ／Ｄ４０の
変換動作時での基準電圧やオフセツト電圧などを
必要なアナログ入力データと共にデイジタルコー
ド化し、中央処理装置１０に伝送するために必要
な動作を行なう。

ところで、この実施例では、端末処理装置３０
〜３３（以下、これらをCIMという）はそれぞ
れ複数の動作モードの一つを選択して動作するよ
うになつており、第２図のCIM３０〜３１とし
て用いられるときにはDIOモードが、また、第２
図のCIM３２として用いる場合にはADモード
が、そして第２図のCIM３３に用いた場合には
MPUモードがそれぞれ選択される。なお、この
モード選択及びそれぞれのモードにおける伝送動
作については、上記特開昭58−167151号の出願や
同じく本出願人による特開昭60−551号（特公平
03−12746号）の出願などに詳しく説明してある。

第４図は第３図の実施例におけるＡ／Ｄ制御回
路１０６の具体例を、シフトレジスタ１０４の一
部も含めて示した一実施例で、シフトレジスタ１
０４は例えばHD14035などと呼ばれている４ビ
ツトのシフトレジスタを６個用いて構成してあ
り、以下、これらを単にSR１〜SR６と呼ぶ。一
方、Ａ／Ｄ制御回路１０６は、８バイトのレジス
タRG１（以下、単にRG１）、３ビツトのレジス
タRG２（同じくRG２）、４ビツトのカウンタＣ
１〜Ｃ４（同じくＣ１〜Ｃ４）、４ビツトのデコ
ーダDC１〜DC４（同じくDC１〜DC４）で構成
され、積分型Ａ／Ｄ４０としては例えば
MC14447と呼ばれている６チヤンネルのものが
用いられている。

なお、RG１としては例えばHD14175などと呼
ばれている４ビツトのレジスタを16個用いて構成
してもよく、或いは適当な記憶容量をもつた
RAMなどで構成してもよい。また、RG２は例
えばHD14175と呼ばれるICを用いればよい。

一方、RG１に対するデータの書込位置を指定
する８ビツト出力のデコーダとして働くDC１，
DC２と、同じくRG１から読出すべきデータの位
置を指定する８ビツト出力のデコーダとして働く
DC３，DC４は例えばHD14556と呼ばれるICを
用い、DC１とDC２にデコード入力を与えると共
にＤ／Ａ４０のチヤンネル指定を行なうためのカ
ウンタとして働くＣ１と、Ａ／Ｄ４０の積分出力
をカウントする８ビツトのカウンタとして働く
DC２，DC３とは例えばHD14163と呼ばれるIC
を用いればよい。

次に、この実施例の動作を第５図のタイムチヤ
ートによつて説明する。

Ｃ１は３ビツトのカウンタとして動作し、所定
の周期ごとに供給されてくるパルス信号INCが入
力されるごとに出力Q₀〜Q₂の状態が０から７ま
でサイクリツクに変化する。

一方、Ａ／Ｄ４０は３ビツトのチヤンネルセレ
クト入力A₀〜A₂をもち、チヤンネル７では内部
にもつ基準電圧V_REFを表わす積分出力を発生し、
チヤンネル０では積分動作に伴なうオフセツト電
圧V_OSを表わす積分出力を発生する。そして、チ
ヤンネル１からチヤンネル６までの６つのチヤン
ネルでは、各種のセンサなど外部負荷５７，５８
からＡ／Ｄ４０の入力1CH〜6CHに入力されて
くるアナログ信号をそれぞれ表わす積分出力を発
生するようになつている。

以上を前提として、まず、積分型Ａ／Ｄ４０に
よる積分動作と、それによる積分出力のデイジタ
ル化とそれのRG１に対する格納動作について説
明する。

第５図において、或るINCパルスが発生した
時点T₀でチヤンネル７が選択されたとする。つ
まり、この時点でＣ１の出力Q₀，Q₁，Q₂が全て
“Ｈ”になり、Ａ／Ｄ４０のチヤンネルセレクト
入力A₀，A₁，A₂が全て“Ｈ”になつたとする。

一方、信号INCの発生に僅かに先立つて信号
LOADが発生され、これによりＣ２，Ｃ３はリ
セツトされている。

Ａ／Ｄ４０はチヤンネルセレクトが変化する
と、まず、出力RSの信号RAMPSTARTを所定
の一定期間t_cだけ立下げ、この期間t_cのあいだに
積分キヤパシタを変換すべき未知電圧Vxで充電
させる。なお、いまはチヤンネル７が選択されて
いるから、このときには変換すべき電圧は基準電
圧であり、従つてVx＝V_REFとなる。

また、Ａ／Ｄ４０は、その積分キヤパシタ（ラ
ンプキヤパシタとも言う）の端子電圧Vcを調べ、
それが０を超えたときだけ、すなわちVc＞０の
ときだけ“Ｈ”になる信号COMPOUTを出力CO
に発生するようになつている。

一方、これらの信号RAMPSTART及び
COMPOUTは、図示してない制御信号発生回路
に入力されており、この制御信号発生回路は、こ
れらの信号のアンド条件が満たされているときだ
けクロツクパルス信号COUNTを発生する。

なお、上記した信号INC，、それに後述す
る信号WRITEENAなども、この図示してない
制御信号発生回路から供給されるようになつてい
る。

こうして期間t_cが経過して信号RAMPSTART
が立上ると、今度は積分キヤパシタが放電を開始
し、その端子電圧Vcは、期間t_cの終りの時点で
Vc＝Vx＝V_REFになつたあとそこから低下してゆ
く。そして、この積分キヤパシタの端子電圧Vc
が０になつたとき、上記したように信号
COMPOUTは“Ｌ”に戻る。なお、このときの
積分キヤパシタの放電は、定電流放電となるよう
にしてある。従つて、積分コンデンサが放電を開
始してその端子電圧Vcが０になるまでの時間は、
それが放電を開始したときの端子電圧、すなわち
信号RAMPSTARTが“Ｌ”になつている期間t_c
において与えられた未知電圧Vx（このときはVx
＝V_REF）に比例した値t_x中だけ信号COUNTが供
給されるのであるから、この信号に含まれている
クロツクパルスの数は、結局、時間t_x＝t_REFを表
わすデータとなり、この結果、Ｃ１，Ｃ２の出力
Q₀〜Q₇のデータは、信号COMPOUTが“Ｌ”に
戻つたときには、この時間t_x＝t_REFを表わすカウ
ント値を示すことになる。

次に、RG１は、上述のように、８バイトのも
のであり、その書込位置指定用の制御入力₀
〜₇のいずれか１つにパルスが入力される
と、そのときにデータ入力D₀〜D₇に与えられて
いた１バイト分のデータを取込み、それを入力で
指定された記憶位置に書込んで格納すると共に、
その読出位置指定用の制御入力₀〜₇のいずれ
か１つにパルスが入力されると、この入力に対応
した記憶位置に格納されている１バイト分のデー
タを読出し、それをデータ出力Q₀〜Q₇に取出す
ように動作する。

そこで、まず、RG１に対するデータの書込み
について説明すると、このRG１に対するデータ
の書込位置を指定する入力₀〜₇に対す
る信号は、DC１，DC２のデコード出力によつて
与えられるようになつており、かつ、これらDC
１，DC２のデコード入力は、Ａ／Ｄ４０に対す
るチヤンネルセレクト用の信号と同じくＣ１のカ
ウント出力となつており、従つて、このRG１の
各バイト毎の書込指定位置は、Ａ／Ｄ４０のチヤ
ンネルに対応してそれぞれ独立に与えることがで
き、この実施例ではＡ／Ｄ４０のチヤンネル番号
とRG１の制御入力の番号とを一致させてあ
る。

また、DC１，DC２によるデコード出力₀〜
RS₇の発生タイミングは信号WRITEENAによつ
て与えられるようになつているが、この信号
WRITEENAは第５図に示すように、各チヤン
ネル選択期間の終了時点の近傍付近、つまり各信
号INCの僅かに前で信号より早い時点ごと
に発生させられるようになつている。

この結果、の信号INTが発生し、チヤンネ
ル７が選択され、これにより時間t_REFに対応した
パルスカウントデータがＣ２，Ｃ３のカウント出
力Q₀〜Q₇に現われたあと、信号WRITEENAが
発生したタイミングで、この時間t_REFを表わすカ
ウントデータがRG１の制御入力₇で指定さ
れた記憶位置に書込まれることになる。

その後、で示す信号INCが発生すると、Ｃ１
の出力Q₀〜Q₂は全て“０”になり、チヤンネル
０が選択され、この期間ではＡ／Ｄ４０のオフセ
ツト電圧Vosに対応した時間t_x＝t_psを表わすカウ
ントデータがRG１の制御入力₀で指定され
る記憶位置に書込まれる。

さらに、で表わされる信号INCが発生する
と、Ａ／Ｄ４０の６チヤンネル分のアナログ入力
のうちのCH１のアナログデータ（電圧）を表わ
すカウントデータがRG１の制御入力₁で指
定される記憶位置に書込まれ、以下、順次、信号
INCが現われるごとにCH２〜CH６のアナログ
電圧を表わすカウントデータがRG１の対応する
記憶位置に書込まれることになる。

従つて、この実施例によれば、信号INCが現わ
れるごとに順次、Ａ／Ｄの基準電圧、オフセツト
電圧、CH１からCH６のアナログ電圧のそれぞ
れを表わすカウントデータがそれぞれRG１の対
応する記憶位置に書込まれることになり、それぞ
れのカウント値は信号INCが８個現われるごとに
１回、更新されていることになる。

次に、RG１からのデータの読取りについて説
明する。

第３図で説明したように、シフトレジスタ１０
４には、このシフトレジスタを含むLCU、例え
ば第２図のLCU３２がデータ受信モードで動作
したときに、CCU１０から伝送されてきた24ビ
ツトのデータQ₀〜Q₂₃が格納されるが、このとき
のシフトレジスタ１０４内でのデータフオーマツ
トは第６図ａに示すようになつており、そのQ₈
ビツトからQ₁₀ビツトまでの３ビツトにはCCU側
で指定したチヤンネル選択用のデータが入れてあ
る。

一方、第４図に示すように、SR３の出力Q₈〜
Q₁₀は３ビツトのRG２の入力D₀〜D₂に接続され
ている。

そこで、CCU１０からの１回分のデータの受
信を終り、24ビツトの受信データがシフトレジス
タ１０４に格納された時点以後の所定の時点で信
号WRITESTBがRG２に供給されると、CCU１
０から伝送されたチヤンネル指定用の３ビツトの
データがこのRG２にラツチされ、その出力Q₀〜
Q₂に現われる。

そして、このRG２の出力Q₀〜Q₂と信号
READENAによりDC３，DC４がデコード動作
を行ない、その８つの出力RS₀〜RS₇の１つに信
号READENAと同じタイミングのチヤンネルセ
レクト信号が発生し、RG１の読出位置指定入力
G₀〜G₇の１つに信号を供給する。

従つて、RG１の出力Q₀〜Q₇には、信号
READENAが発生したタイミングで、シフトレ
ジスタ１０４のQ₈〜Q₁₀ビツトに格納されてCCU
１０から伝送されてきたチヤンネルセレクトデー
タに対応したチヤンネルのカウントデータが読出
されることになり、これが信号READENAによ
つて並列読取動作状態にされているSR１〜SR６
のうちの並列入力D₀〜D₇に入力され、シフトレ
ジスタ１０４のQ₀ビツトからQ₇ビツトに格納さ
れることになり、その後、このシフトレジスタ１
０４を含むLCU３２が送信モードになつたとき、
シフトレジスタ１０４から直列に読出され、第６
図ｂに示すフオーマツトでCCU１０に伝送され
てゆくことになり、この結果、CCU１０は、
LCU３２のRG１に格納されている８チヤンネル
のデータを任意に選択して任意のタイミングでそ
れぞれ独立して取込むことができることになる。

そこで、CCU１０はLCU３２の積分型Ａ／Ｄ
４０から取り込まれ、RG１に更新状態で格納さ
れているカウントデータを順次読取り、次式にし
たがつた処理を行なうことにより、６チヤンネル
のアナログデータを全て読取ることができる。

Vx＝V_REF・t_x−t_ps／t_REF−t_ps ここで、V_REFは、既に説明したように、積分型
Ａ／Ｄ４０の基準電圧であるから、予じめ定数と
して与えておくことができるものである。

従つて、CCU１０は、必要なチヤンネルを選
択し、t_x＝t_ch1としてやればＡ／Ｄ４０の入力CH
１のアナログデータを、そしてt_x＝t_ch2としてや
れば入力CH２のアナログデータをそれぞれ任意
に取込むことができ、１チヤンネルから６チヤン
ネルまでのアナログデータを取込むことができ
る。

そして、この実施例によれば、積分型Ａ／Ｄの
変換結果からデータを得るための処理の一部を
CCU側に設けることができ、このため、積分型
のＡ／Ｄを用いた場合でもLCU側に必要な機能
をあまり増加させなくて済み、システムのコスト
アツプを少くすることができる。

ところで、積分型Ａ／Ｄの基準電圧V_REFとオフ
セツト電圧Vosについてみると、これらはＡ／Ｄ
が動作中にそれ程変化するものではなく、特に基
準電圧V_REFについてはほとんど変化しない場合が
多い。従つて、これらを表わすデータt_REFやt_psに
ついては、伝送システム立上げ時、つまり自動車
に適用した場合にはエンジン始動スイツチをオン
にしたときにCCU側に取込んだあと、それをス
トアしておき、以後は各チヤンネルのアナログデ
ータを表わすデータt_ch1〜t_ch6の取込みひん度より
も小さいひん度で取込み、ストアしてあつたデー
タの更新を行なうようにしてもよく、或いは電源
電圧や温度が変化したときなど、動作条件が変化
したときなど、必要なときだけCCU側に取込む
ようにしてやつてもよい。

〔発明の効果〕

以上説明したように、本発明によれば、積分型
Ａ／Ｄの変換動作に必要なデータを全てCCU側
に伝送することができるから、積分型Ａ／Ｄの積
分出力からデイジタルデータを得るのに必要な処
理機能の一部をCCU側にもたせることができ、
従来技術の欠点を除き、積分型のＡ／Ｄを用いた
場合でもCIMのコストアツプ分が少く、システ
ムのローコスト化に役立つアナログデータ伝送方
式を容易に提供することができる。

【図面の簡単な説明】

第１図は自動車内集約配線システムの一例を示
すブロツク図、第２図は本発明によるアナログデ
ータ伝送方式が適用された伝送システムの一実施
例を示す全体ブロツク図、第３図は端末処理装置
の一実施例を示すブロツク図、第４図は端末処理
装置のさらに具体的な一実施例を示すブロツク
図、第５図は動作説明用のタイムチヤート、第６
図ａ，ｂはデータフオーマツトの一例を示す説明
図である。４０……積分型Ａ／Ｄ、１０４……シフトレジ
スタ、１０６……Ａ／Ｄ制御回路、RS１〜RS６
……４ビツトのシフトレジスタ、RG１……８バ
イトのレジスタ、RG２……３ビツトのレジス
タ、Ｃ１〜Ｃ３……３ビツトのカウンタ、DC１
〜DC４……４ビツトのデコーダ。

Claims

【特許請求の範囲】１アナログ・デイジタル変換器を備え、端末側
から中央側へのアナログデータの伝送をデイジタ
ル化して行なうようにした伝送方式において、少
なくとも伝送システム立ち上げ時点で上記アナロ
グ・デイジタル変換器の基準電圧及びオフセツト
電圧をデイジタルデータとして中央側に伝送して
記憶し、以後、上記アナログ・デイジタル変換器
の積分出力をそのままデイジタルデータとして中
央側に伝送し、中央側で上記基準電圧及びオフセ
ツト電圧を用いてデータ処理を行なうなうように
構成したことを特徴とするアナログデータ伝送方
式。２特許請求の範囲第１項において、上記アナロ
グ・デイジタル変換器の基準電圧及びオフセツト
電圧の中央側への伝送が、予じめ定められている
所定の動作条件変更時点でも実行されるように構
成されていることを特徴とするアナログデータ伝
送方式。