JPH1090308A - 電気測定器の信号入力装置 - Google Patents
電気測定器の信号入力装置Info
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- JPH1090308A JPH1090308A JP26934096A JP26934096A JPH1090308A JP H1090308 A JPH1090308 A JP H1090308A JP 26934096 A JP26934096 A JP 26934096A JP 26934096 A JP26934096 A JP 26934096A JP H1090308 A JPH1090308 A JP H1090308A
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- parallel
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Abstract
(57)【要約】 （修正有）
【課題】 ２つの入力チャンネルＡ，Ｂにて同時刻にＡ
／Ｄ変換されたパラレルデータを一つの並列−直列変換
回路にてシリアルデータに変換する。 【解決手段】 各Ａ／Ｄ変換器１Ａ，１Ｂの出力ドライ
バ１２Ａ，１２Ｂを交替的に選択する出力ドライバ制御
回路１３と、各Ａ／Ｄ変換器１Ａ，１ＢのＡ／Ｄ変換動
作後の所定タイミング時点で出力ドライバ制御回路１３
にラッチクロックを出力するラッチクロック生成回路１
４と、各Ａ／Ｄ変換器１Ａ，１Ｂから出力ドライバ１２
Ａ，１２Ｂを介して交替的に出力されるパラレルデータ
を変換用シフトクロックに同期してシリアルデータに変
換する１つの並列−直列変換回路１１と、並列−直列変
換回路１１に与えられるシフトクロックを計数してラッ
チクロック生成回路１４を制御するカウンタ回路１４ａ
とを備え、シリアルデータに変換する。
／Ｄ変換されたパラレルデータを一つの並列−直列変換
回路にてシリアルデータに変換する。 【解決手段】 各Ａ／Ｄ変換器１Ａ，１Ｂの出力ドライ
バ１２Ａ，１２Ｂを交替的に選択する出力ドライバ制御
回路１３と、各Ａ／Ｄ変換器１Ａ，１ＢのＡ／Ｄ変換動
作後の所定タイミング時点で出力ドライバ制御回路１３
にラッチクロックを出力するラッチクロック生成回路１
４と、各Ａ／Ｄ変換器１Ａ，１Ｂから出力ドライバ１２
Ａ，１２Ｂを介して交替的に出力されるパラレルデータ
を変換用シフトクロックに同期してシリアルデータに変
換する１つの並列−直列変換回路１１と、並列−直列変
換回路１１に与えられるシフトクロックを計数してラッ
チクロック生成回路１４を制御するカウンタ回路１４ａ
とを備え、シリアルデータに変換する。
Description
【０００１】
【発明の属する技術分野】本発明は電気測定器の信号入
力装置に関し、さらに詳しく言えば、２つの入力チャン
ネルを有し、そのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換
されたパラレルデータをシリアルデータに変換して測定
器本体内に取り込む電気測定器の信号入力装置に関する
ものである。
力装置に関し、さらに詳しく言えば、２つの入力チャン
ネルを有し、そのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換
されたパラレルデータをシリアルデータに変換して測定
器本体内に取り込む電気測定器の信号入力装置に関する
ものである。
【０００２】
【従来の技術】メモリレコーダなどの電気測定器には、
通常複数の入力チャンネルが設けられていて、被測定信
号として例えば電圧信号と電流信号とを同時刻にその測
定器本体に取り込むことができるようになされており、
図３には入力チャンネルが２つの場合が例示されてい
る。
通常複数の入力チャンネルが設けられていて、被測定信
号として例えば電圧信号と電流信号とを同時刻にその測
定器本体に取り込むことができるようになされており、
図３には入力チャンネルが２つの場合が例示されてい
る。
【０００３】これによると、各入力チャンネルＡ，Ｂと
もにＡ／Ｄ変換器１Ａ，１Ｂを備え、これらには同一の
Ａ／Ｄ変換クロックが与えられる。これにより、入力チ
ャンネルＡ，Ｂからその増幅器２Ａ，２Ｂを介して入力
される各測定アナログ信号がＡ／Ｄ変換器１Ａ，１Ｂに
て同時刻にサンプリングされ、Ａ／Ｄ変換される。
もにＡ／Ｄ変換器１Ａ，１Ｂを備え、これらには同一の
Ａ／Ｄ変換クロックが与えられる。これにより、入力チ
ャンネルＡ，Ｂからその増幅器２Ａ，２Ｂを介して入力
される各測定アナログ信号がＡ／Ｄ変換器１Ａ，１Ｂに
て同時刻にサンプリングされ、Ａ／Ｄ変換される。
【０００４】この場合、各Ａ／Ｄ変換器１Ａ，１Ｂには
パラレル出力型のものが用いられ、その各パラレルデー
タはそれぞれＰ−Ｓ（並列−直列）変換回路３Ａ，３Ｂ
にてシリアルデータに変換されて、測定器本体内の例え
ばＣＰＵ（中央演算処理ユニット）などに転送される。
パラレル出力型のものが用いられ、その各パラレルデー
タはそれぞれＰ−Ｓ（並列−直列）変換回路３Ａ，３Ｂ
にてシリアルデータに変換されて、測定器本体内の例え
ばＣＰＵ（中央演算処理ユニット）などに転送される。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来例においては、各入力チャンネルＡ，ＢごとにＰ−Ｓ
変換回路３Ａ，３Ｂを備えているためコスト的に好まし
くない。また、シリアルデータを測定器本体内に転送す
るにしても別々の信号線によっているため、組み立て時
における配線作業が繁雑になるという問題があった。
来例においては、各入力チャンネルＡ，ＢごとにＰ−Ｓ
変換回路３Ａ，３Ｂを備えているためコスト的に好まし
くない。また、シリアルデータを測定器本体内に転送す
るにしても別々の信号線によっているため、組み立て時
における配線作業が繁雑になるという問題があった。
【０００６】本発明は、このような課題を解決するため
になされたもので、その目的は、複数の例えば２つの入
力チャンネルに対して並列−直列変換回路を共用させる
ことにより、部品コストの低減と配線作業の簡略化が図
られるようにした電気測定器の信号入力装置を提供する
ことにある。
になされたもので、その目的は、複数の例えば２つの入
力チャンネルに対して並列−直列変換回路を共用させる
ことにより、部品コストの低減と配線作業の簡略化が図
られるようにした電気測定器の信号入力装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、被測定アナログ信号をディジタルデータ
に変換するパラレル出力型のＡ／Ｄ変換器をそれぞれ含
む少なくとも２つの入力チャンネルを備え、その各入力
チャンネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換され
たパラレルデータをシリアルデータに変換して測定器本
体内に取り込む電気測定器の信号入力装置において、上
記各Ａ／Ｄ変換器の出力側に接続される出力ドライバを
交替的に選択する出力ドライバ制御回路と、上記各Ａ／
Ｄ変換器のＡ／Ｄ変換動作後の所定タイミング時点で上
記出力ドライバ制御回路にラッチクロックを出力するラ
ッチクロック生成回路と、上記各Ａ／Ｄ変換器から上記
出力ドライバを介して交替的に出力されるパラレルデー
タを上記ラッチクロックにてラッチし、変換用シフトク
ロックに同期してシリアルデータに変換する１つの並列
−直列変換回路と、上記並列−直列変換回路に与えられ
るシフトクロックを計数して上記ラッチクロック生成回
路を制御するカウンタ回路とを備え、上記各入力チャン
ネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換されたパラ
レルデータを上記１つの並列−直列変換回路にてシリア
ルデータに変換するようにしたことを特徴としている。
め、本発明は、被測定アナログ信号をディジタルデータ
に変換するパラレル出力型のＡ／Ｄ変換器をそれぞれ含
む少なくとも２つの入力チャンネルを備え、その各入力
チャンネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換され
たパラレルデータをシリアルデータに変換して測定器本
体内に取り込む電気測定器の信号入力装置において、上
記各Ａ／Ｄ変換器の出力側に接続される出力ドライバを
交替的に選択する出力ドライバ制御回路と、上記各Ａ／
Ｄ変換器のＡ／Ｄ変換動作後の所定タイミング時点で上
記出力ドライバ制御回路にラッチクロックを出力するラ
ッチクロック生成回路と、上記各Ａ／Ｄ変換器から上記
出力ドライバを介して交替的に出力されるパラレルデー
タを上記ラッチクロックにてラッチし、変換用シフトク
ロックに同期してシリアルデータに変換する１つの並列
−直列変換回路と、上記並列−直列変換回路に与えられ
るシフトクロックを計数して上記ラッチクロック生成回
路を制御するカウンタ回路とを備え、上記各入力チャン
ネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換されたパラ
レルデータを上記１つの並列−直列変換回路にてシリア
ルデータに変換するようにしたことを特徴としている。
【０００８】この場合、上記出力ドライバ制御回路は上
記ラッチクロックの立下がりエッジもしくは立上がりエ
ッジで動作するフリップフロップ回路から構成される。
また、上記カウンタ回路は４ビットＢＣＤカウンタから
なり、上記パラレルデータのビット数分のシフトクロッ
クが計数された時点で、同カウンタから上記ラッチクロ
ック生成回路にラッチクロック発生信号が与えられる。
記ラッチクロックの立下がりエッジもしくは立上がりエ
ッジで動作するフリップフロップ回路から構成される。
また、上記カウンタ回路は４ビットＢＣＤカウンタから
なり、上記パラレルデータのビット数分のシフトクロッ
クが計数された時点で、同カウンタから上記ラッチクロ
ック生成回路にラッチクロック発生信号が与えられる。
【０００９】これによれば、特殊で高価な回路素子は必
要でなく、一般に入手が容易で比較的安価な回路素子に
て構成でき、全体として低コストで済ませることができ
る。また、シリアルデータの転送ラインも１本でよく、
したがって配線作業の簡略化が図れる。
要でなく、一般に入手が容易で比較的安価な回路素子に
て構成でき、全体として低コストで済ませることができ
る。また、シリアルデータの転送ラインも１本でよく、
したがって配線作業の簡略化が図れる。
【００１０】
【発明の実施の形態】次に、本発明の技術的思想をより
よく理解するうえで、図１および図２を参照しながらそ
の実施例について説明する。
よく理解するうえで、図１および図２を参照しながらそ
の実施例について説明する。
【００１１】各入力チャンネルＡ，Ｂともに、その被測
定アナログ信号がそれぞれ増幅器２Ａ，２Ｂを介してＡ
／Ｄ変換器１Ａ，１Ｂに入力される点、これらのＡ／Ｄ
変換器１Ａ，１Ｂがパラレル出力型である点、およびＡ
／Ｄ変換器１Ａ，１Ｂに同一のＡ／Ｄ変換クロックが与
えられる点は先に説明した図３の従来例と同じである
が、本発明においては各入力チャンネルＡ，Ｂに対して
１つの並列−直列変換回路１１を共用するようにしてい
る。
定アナログ信号がそれぞれ増幅器２Ａ，２Ｂを介してＡ
／Ｄ変換器１Ａ，１Ｂに入力される点、これらのＡ／Ｄ
変換器１Ａ，１Ｂがパラレル出力型である点、およびＡ
／Ｄ変換器１Ａ，１Ｂに同一のＡ／Ｄ変換クロックが与
えられる点は先に説明した図３の従来例と同じである
が、本発明においては各入力チャンネルＡ，Ｂに対して
１つの並列−直列変換回路１１を共用するようにしてい
る。
【００１２】このため、この実施例においては、各Ａ／
Ｄ変換器１Ａ，１Ｂのパラレル出力端子を出力ドライバ
１２Ａ，１２Ｂを介して同一の並列−直列変換回路１１
に接続するとともに、この各出力ドライバ１２Ａ，１２
Ｂを交替的に選択する出力ドライバ制御回路１３を備え
ている。この場合、出力ドライバ制御回路１３はフリッ
プフロップ回路からなり、その一方のＱバー端子が例え
ば入力チャンネルＡ側の出力ドライバ１２Ａに接続さ
れ、他方のＱ端子が例えば入力チャンネルＢ側の出力ド
ライバ１２Ｂに接続される。
Ｄ変換器１Ａ，１Ｂのパラレル出力端子を出力ドライバ
１２Ａ，１２Ｂを介して同一の並列−直列変換回路１１
に接続するとともに、この各出力ドライバ１２Ａ，１２
Ｂを交替的に選択する出力ドライバ制御回路１３を備え
ている。この場合、出力ドライバ制御回路１３はフリッ
プフロップ回路からなり、その一方のＱバー端子が例え
ば入力チャンネルＡ側の出力ドライバ１２Ａに接続さ
れ、他方のＱ端子が例えば入力チャンネルＢ側の出力ド
ライバ１２Ｂに接続される。
【００１３】また、この信号入力装置は、出力ドライバ
制御回路１３にラッチクロックを与えるラッチクロック
生成回路１４を備えている。このラッチクロック生成回
路１４はＡ／Ｄ変換クロックを監視し、Ａ／Ｄ変換器１
Ａ，１ＢのＡ／Ｄ変換後の所定のタイミング時点でラッ
チクロックを発生するが、その所定のタイミング時点は
カウンタ回路１４ａにて決定される。
制御回路１３にラッチクロックを与えるラッチクロック
生成回路１４を備えている。このラッチクロック生成回
路１４はＡ／Ｄ変換クロックを監視し、Ａ／Ｄ変換器１
Ａ，１ＢのＡ／Ｄ変換後の所定のタイミング時点でラッ
チクロックを発生するが、その所定のタイミング時点は
カウンタ回路１４ａにて決定される。
【００１４】この実施例において、カウンタ回路１４ａ
は４ビットＢＣＤカウンタからなり、同カウンタにて並
列−直列変換回路１１に対するシフトクロックが計数さ
れる。すなわち、カウンタ回路１４ａはＡ／Ｄ変換され
たパラレルデータのビット数分のシフトクロックを計数
した時点でラッチクロック生成回路１４にラッチクロッ
ク発生信号を出力する。
は４ビットＢＣＤカウンタからなり、同カウンタにて並
列−直列変換回路１１に対するシフトクロックが計数さ
れる。すなわち、カウンタ回路１４ａはＡ／Ｄ変換され
たパラレルデータのビット数分のシフトクロックを計数
した時点でラッチクロック生成回路１４にラッチクロッ
ク発生信号を出力する。
【００１５】次に、図２のタイミングチャートを参照し
ながら、この信号入力装置の動作を説明する。まず、入
力チャンネルＡ，Ｂから入力される各被測定アナログ信
号がＡ／Ｄ変換器１Ａ，１Ｂにて同時にＡ／Ｄ変換され
る。
ながら、この信号入力装置の動作を説明する。まず、入
力チャンネルＡ，Ｂから入力される各被測定アナログ信
号がＡ／Ｄ変換器１Ａ，１Ｂにて同時にＡ／Ｄ変換され
る。
【００１６】そのＡ／Ｄ変換が終了し、Ａ／Ｄ変換クロ
ックがＬｏｗからＨｉに転ずると（図２（ｂ）参照）、
ラッチクロック生成回路１４からラッチクロックが発生
される（図２（ｃ）参照）。出力ドライバ制御回路１３
はこのラッチクロックを受けて、出力ドライバ１２Ａ，
１２Ｂのいずれかを選択するが、この実施例において、
出力ドライバ制御回路１３はＡ／Ｄ変換クロックのＬｏ
ｗ期間中に初期化され、ラッチクロックの最初の立下が
りエッジで入力チャンネルＡ側の出力ドライバ１２Ａを
選択する（図２（ｆ）参照）。
ックがＬｏｗからＨｉに転ずると（図２（ｂ）参照）、
ラッチクロック生成回路１４からラッチクロックが発生
される（図２（ｃ）参照）。出力ドライバ制御回路１３
はこのラッチクロックを受けて、出力ドライバ１２Ａ，
１２Ｂのいずれかを選択するが、この実施例において、
出力ドライバ制御回路１３はＡ／Ｄ変換クロックのＬｏ
ｗ期間中に初期化され、ラッチクロックの最初の立下が
りエッジで入力チャンネルＡ側の出力ドライバ１２Ａを
選択する（図２（ｆ）参照）。
【００１７】そして、ラッチクロックの立上がりエッジ
で、入力チャンネルＡ側のパラレルデータが並列−直列
変換回路１１にラッチされ（図２（ｄ）参照）、変換用
のシフトクロック（図２（ａ）参照）に同期してシリア
ルデータに変換され（図２（ｅ）参照）、図示しない測
定器本体の例えばＣＰＵに送られる。
で、入力チャンネルＡ側のパラレルデータが並列−直列
変換回路１１にラッチされ（図２（ｄ）参照）、変換用
のシフトクロック（図２（ａ）参照）に同期してシリア
ルデータに変換され（図２（ｅ）参照）、図示しない測
定器本体の例えばＣＰＵに送られる。
【００１８】また、上記したラッチクロックの最初の立
下がりエッジに同期して、カウンタ回路１４ａにてシフ
トクロックの計数が開始される。この実施例において、
被測定アナログ信号は１６ビットのパラレルデータにＡ
／Ｄ変換されるため、カウンタ回路１４ａにてシフトク
ロックの１６周期が計数されると、同カウンタ回路１４
ａからラッチクロック発生信号が出力される。
下がりエッジに同期して、カウンタ回路１４ａにてシフ
トクロックの計数が開始される。この実施例において、
被測定アナログ信号は１６ビットのパラレルデータにＡ
／Ｄ変換されるため、カウンタ回路１４ａにてシフトク
ロックの１６周期が計数されると、同カウンタ回路１４
ａからラッチクロック発生信号が出力される。
【００１９】これにより、ラッチクロック生成回路１４
から第２回目のラッチクロックが発生され、その立下が
りエッジにより出力ドライバ制御回路１３のＱ端子とＱ
バー端子のＨｉ，Ｌｏｗが反転し、今度は入力チャンネ
ルＢ側の出力ドライバ１２Ｂが選択される（図２（ｇ）
参照）。
から第２回目のラッチクロックが発生され、その立下が
りエッジにより出力ドライバ制御回路１３のＱ端子とＱ
バー端子のＨｉ，Ｌｏｗが反転し、今度は入力チャンネ
ルＢ側の出力ドライバ１２Ｂが選択される（図２（ｇ）
参照）。
【００２０】そして、上記と同様にラッチクロックの立
上がりエッジで、入力チャンネルＢ側のパラレルデータ
が並列−直列変換回路１１にラッチされ、変換用のシフ
トクロックに同期してシリアルデータに変換され、入力
チャンネルＢのシリアルデータが入力チャンネルＡのシ
リアルデータに続いて図示しない測定器本体の例えばＣ
ＰＵに送られる。
上がりエッジで、入力チャンネルＢ側のパラレルデータ
が並列−直列変換回路１１にラッチされ、変換用のシフ
トクロックに同期してシリアルデータに変換され、入力
チャンネルＢのシリアルデータが入力チャンネルＡのシ
リアルデータに続いて図示しない測定器本体の例えばＣ
ＰＵに送られる。
【００２１】以上の動作が各入力チャンネルＡ，Ｂの被
測定アナログ信号がＡ／Ｄ変換器１Ａ，１Ｂにて同時刻
にＡ／Ｄ変換されるごとに繰り返される。なお、上記実
施例では出力ドライバ制御回路１３にフリップフロップ
回路を用い、カウンタ回路１４ａを４ビットＢＣＤカウ
ンタとしているが、本発明はこれらに限定されるもので
はない。また、上記実施例では入力チャンネルをＡ，Ｂ
の２つとしているが、本発明は入力チャンネルがそれ以
上の場合にも適用可能である。
測定アナログ信号がＡ／Ｄ変換器１Ａ，１Ｂにて同時刻
にＡ／Ｄ変換されるごとに繰り返される。なお、上記実
施例では出力ドライバ制御回路１３にフリップフロップ
回路を用い、カウンタ回路１４ａを４ビットＢＣＤカウ
ンタとしているが、本発明はこれらに限定されるもので
はない。また、上記実施例では入力チャンネルをＡ，Ｂ
の２つとしているが、本発明は入力チャンネルがそれ以
上の場合にも適用可能である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
被測定アナログ信号をディジタルデータに変換するパラ
レル出力型のＡ／Ｄ変換器をそれぞれ含む少なくとも２
つの入力チャンネルを備え、その各入力チャンネルのＡ
／Ｄ変換器にて同時刻にＡ／Ｄ変換されたパラレルデー
タをシリアルデータに変換して測定器本体内に取り込む
にあたって、各入力チャンネルに対して並列−直列変換
回路を共用することができるため、その分部品コストの
より一層の低減が図られるとともに、回路基板の部品実
装スペースが小さくて済むことにもなる。また、測定器
本体内に引き込む配線も１本でよく、したがって組み立
て時の配線作業も簡略化される。
被測定アナログ信号をディジタルデータに変換するパラ
レル出力型のＡ／Ｄ変換器をそれぞれ含む少なくとも２
つの入力チャンネルを備え、その各入力チャンネルのＡ
／Ｄ変換器にて同時刻にＡ／Ｄ変換されたパラレルデー
タをシリアルデータに変換して測定器本体内に取り込む
にあたって、各入力チャンネルに対して並列−直列変換
回路を共用することができるため、その分部品コストの
より一層の低減が図られるとともに、回路基板の部品実
装スペースが小さくて済むことにもなる。また、測定器
本体内に引き込む配線も１本でよく、したがって組み立
て時の配線作業も簡略化される。
【図１】本発明の一実施例を示したブロック線図。
【図２】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】従来例を示したブロック線図。
１Ａ，１Ｂ Ａ／Ｄ変換器 １１ 並列−直列変換回路 １２Ａ，１２Ｂ 出力ドライバ １３ 出力ドライバ制御回路 １４ ラッチクロック生成回路 １４ａ カウンタ回路
Claims (3)
- 【請求項１】 被測定アナログ信号をディジタルデータ
に変換するパラレル出力型のＡ／Ｄ変換器をそれぞれ含
む少なくとも２つの入力チャンネルを備え、その各入力
チャンネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換され
たパラレルデータをシリアルデータに変換して測定器本
体内に取り込む電気測定器の信号入力装置において、上
記各Ａ／Ｄ変換器の出力側に接続される出力ドライバを
交替的に選択する出力ドライバ制御回路と、上記各Ａ／
Ｄ変換器のＡ／Ｄ変換動作後の所定タイミング時点で上
記出力ドライバ制御回路にラッチクロックを出力するラ
ッチクロック生成回路と、上記各Ａ／Ｄ変換器から上記
出力ドライバを介して交替的に出力されるパラレルデー
タを上記ラッチクロックにてラッチし、変換用シフトク
ロックに同期してシリアルデータに変換する１つの並列
−直列変換回路と、上記並列−直列変換回路に与えられ
るシフトクロックを計数して上記ラッチクロック生成回
路を制御するカウンタ回路とを備え、上記各入力チャン
ネルのＡ／Ｄ変換器にて同時刻にＡ／Ｄ変換されたパラ
レルデータを上記１つの並列−直列変換回路にてシリア
ルデータに変換するようにしたことを特徴とする電気測
定器の信号入力装置。 - 【請求項２】 上記出力ドライバ制御回路は上記ラッチ
クロックの立下がりエッジもしくは立上がりエッジで動
作するフリップフロップ回路からなる請求項１に記載の
電気測定器の信号入力装置。 - 【請求項３】 上記カウンタ回路は４ビットＢＣＤカウ
ンタからなり、上記パラレルデータのビット数分のシフ
トクロックが計数された時点で、同カウンタから上記ラ
ッチクロック生成回路にラッチクロック発生信号が与え
られる請求項１に記載の電気測定器の信号入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26934096A JPH1090308A (ja) | 1996-09-19 | 1996-09-19 | 電気測定器の信号入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26934096A JPH1090308A (ja) | 1996-09-19 | 1996-09-19 | 電気測定器の信号入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1090308A true JPH1090308A (ja) | 1998-04-10 |
Family
ID=17471018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26934096A Pending JPH1090308A (ja) | 1996-09-19 | 1996-09-19 | 電気測定器の信号入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1090308A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102497210A (zh) * | 2011-11-30 | 2012-06-13 | 电子科技大学 | 一种多adc高速数据采集系统的数据同步识别装置 |
-
1996
- 1996-09-19 JP JP26934096A patent/JPH1090308A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102497210A (zh) * | 2011-11-30 | 2012-06-13 | 电子科技大学 | 一种多adc高速数据采集系统的数据同步识别装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20051213 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060222 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20060705 Free format text: JAPANESE INTERMEDIATE CODE: A02 |