JPH059877B2 - - Google Patents

Info

Publication number
JPH059877B2
JPH059877B2 JP61315361A JP31536186A JPH059877B2 JP H059877 B2 JPH059877 B2 JP H059877B2 JP 61315361 A JP61315361 A JP 61315361A JP 31536186 A JP31536186 A JP 31536186A JP H059877 B2 JPH059877 B2 JP H059877B2
Authority
JP
Japan
Prior art keywords
signal
time
activation signal
memory
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61315361A
Other languages
English (en)
Other versions
JPS63166093A (ja
Inventor
Kazuhiro Sawada
Takayasu Sakurai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP61315361A priority Critical patent/JPS63166093A/ja
Priority to US07/127,261 priority patent/US4827453A/en
Priority to DE87117953T priority patent/DE3787357T2/de
Priority to EP87117953A priority patent/EP0273233B1/en
Priority to KR1019870014993A priority patent/KR910004185B1/ko
Publication of JPS63166093A publication Critical patent/JPS63166093A/ja
Publication of JPH059877B2 publication Critical patent/JPH059877B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係り、特に記憶デー
タのリフレツシユを必要とするメモリセルを使用
したリフレツシユ型半導体メモリの内部伝達動作
の活性化期間を制御する回路に関する。
（従来の技術） 従来、リフレツシユ型半導体メモリ、たとえば
１個のMOS型トランジスタと１個のキヤパシタ
とで構成されたメモリセルを使用するメモリとし
て、ダイナミツク型ランダムアクセスメモリ（以
下、DRAMと称する）および擬似スタテイツク
RAM（以下、PSRAMと称する）が知られてい
る。このような従来のリフレツシユメモリにおけ
るワード線の駆動方式を第６図に示している。即
ち、チツプイネーブル信号が低レベル“Ｌ”
の間はワード線WLが開き続けるという方式であ
る。この場合、信号を長時間低レベルにする
と、ワード線のアクテイブプルアツプレベルがリ
ークによりワード線の活性レベルVHより低下し、
メモリセルに充分な“１”レベルが書き込めなく
なるので、信号の低レベルの時間tCEに最大値
を設けてその制限を行なつていた。
しかし、上記したようなワード駆動方式を採用
したリフレツシユメモリは、コンピユータシステ
ムに使用される場合にCPU（中央処理装置）との
接続に関して問題が生じる。このことを第７図に
示すCPUのリード動作時のタイミングの一例を
参照して説明する。CLKはシステムクロツク、
ADはCPU内のアドレスバスおよびデータバスの
信号、ALEはアドレスラツチ信号、はリード
信号を表わすものとする。CPUは、クロツクサ
イクルT1の期間でアドレスバスに有効なアドレ
ス信号があるとき、ALEパルスを発生する。一
方、前述したように信号の低レベル期間tCEに
最大値が存在するリフレツシユメモリの場合、１
つのリードサイクルの中で完結する負極性のパル
スをCE端子に入力する必要があり、そうでない
とワード線WLのレベルダウンの問題が生じる。
そこで、従来は、CPUとリフレツシユメモリと
のインターフエースにおいて、ALE信号を端
子に直結しておらず、クロツクサイクルT2の期
間に低レベルになつたのちクロツクサイクルT4
の期間に高レベルになる信号を信号として
使用して端子に与えている。しかし、CPUは
クロツクサイクルT3の期間にリフレツシユメモ
リから与えられているデータバス上のデータを受
け取るのであるが、このときにデータの確定に間
に合わない場合が生じるので、CPUに待ちサイ
クル（Wait Cmcle）を挿入するというような無
駄な時間を持たせなければならないという問題が
起こり得る。
上記問題を解決する１つの方法として、リフレ
ツシユメモリのワード線のリークによるレベルダ
ウンをポンプ回路などを用いて防ぐことが考えら
れる。しかし、この方法は、(1)ポンプ回路により
消費電流が増大し、(2)信号が低レベルの期間
中ずつとワード線が開き続けていると、セルフリ
フレツシユを行なうことができなくなるという問
題がある。この問題を解決するために、本件出願
人は特願昭61年第30139号により「半導体記憶装
置の制御回路」を提案した。この制御回路の特徴
は、第８図に示すタイミングのように、選択され
た通常のワード線NWLの駆動をリード時にはパ
ルス的に行ない、ライト時には書き込みタイミン
グを考慮して連続して活性化するものであり、上
記ワード線が閉じると、直ぐにビツト線などをプ
リチヤージしてリフレツシユ動作を開始してリフ
レツシユワード線RWLを開けるものである。し
かし、この方式では、リード時とライト時とを区
別してワード線を駆動する必要があり、ワード線
駆動のための制御回路の構成が複雑になるという
問題がある。
（発明が解決しようとする問題点） 本発明は、上記したようにCPUとの接続に際
してCPUのリード動作時に信号を端子に
与えることに伴なつてCPUに待ちサイクルを挿
入するという無駄な時間を持たせなければならな
いという問題点を解決すべくなされたもので、
CPUとの接続に際してインターフエースを簡単
化し得る半導体メモリの制御回路を提供すること
を目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体メモリの制御回路は、外部より
入力する動作活性化信号とメモリ内部に伝達する
動作活性化信号とを分離し、上記外部入力動作活
性化信号が活性状態になつてからメモリセルのリ
フレツシユが必要となるサイクル時間（リフレツ
シユサイクル）に応じて定められた一定時間だけ
上記内部伝達動作活性化信号を活性状態にし、そ
の後は外部入力動作活性化信号が活性状態であつ
ても内部伝達動作活性化信号を非活性状態にし、
または上記内部伝達動作活性化信号が活性状態の
ときに外部入力動作活性化信号が非活性状態に変
化する場合は、上記内部伝達動作活性化信号を非
活性状態にするように制御するようにしてなるこ
とを特徴とする。
（作用） 外部入力活性化信号としてメモリの１つのリー
ドサイクルの中で完結する信号を用いなくても、
一定期間発生する内部活性化信号によつてメモリ
動作が活性化されると共にワード線が開く時間を
一定時間内に制限することが可能になる。しか
も、上記一定時間はメモリセルのリフレツシユに
必要なサイクル時間に応じて定められているの
で、リフレツシユ動作に支障をきたすことはな
い。したがつて、上記リフレツシユメモリと
CPUとのインターフエースにおいて、CPUから
出力するALE信号のようなメモリの１つのリー
ドサイクルで完結しないような信号をメモリの外
部入力活性化信号端子に直接に与えることが可能
になり、インターフエースが極めて簡単なものと
なる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。
リフレツシユメモリ、たとえばチツプイネーブ
ル反転信号入力用の外部端子（端子）に動
作活性化信号として信号が入力する同期型の
RAMの内部において、第１図に示すように信
号入力が制御回路１０に入力し、この制御回路１
０から発生する内部信号（メモリ内部に伝達
する動作活性化信号）がメモリ内部の図示しない
行デコーダ等に伝達されるようになつている。上
記制御回路１０は、外部からの信号入力が活
性状態（イネーブル状態）に変化したことを検知
して内部信号を活性状態に変化させのち、メ
モリセルのリフレツシユが必要となるサイクル時
間にほぼ等しい一定時間tMを越えるまで上記外部
CE信号入力が活性状態を保ち続ける場合には上
記一定時間後に上記内部信号を非活性状態
（デイセーブル状態）にし、または上記一定時間
内に外部信号入力が非活性状態に変化する場
合には上記内部信号も非活性化状態にするよ
うに制御するように構成されている。
上記制御回路を用いたリフレツシユメモリにお
いては、第２図に示すように外部信号入力が
時刻t1に低レベル（活性状態）になつてメモリチ
ツプを活性化しようとすると、それに応じて内部
CE信号も低レベル（活性状態）になつてチツプ
が活性化され、メモリセル選択用ワード線WLが
開いた状態（高レベル）になる。その後、外部
CE信号入力が活性状態を保つても、内部信号
は前記一定時間tM後の時刻t2において高レベル
（非活性状態）に変化し、チツプは非活性状態に
移行する。そして、これに伴なつて上記時刻t2に
前記ワード線WLが閉じられる（低レベル状態に
なる）ので、メモリのセルフリフレツシユ動作が
可能になる。
したがつて、上記リフレツシユメモリによれ
ば、コンピユータシステムに用いてCPUと接続
する場合、CPUからのアドレスラツチ信号ALE
のように１つのリードサイクル内で完結しない信
号であつても、これを直接に端子に信号と
して与えることが可能になるので、CPUとのイ
ンターフエースが非常に簡単になる。
なお、前記制御回路１０における内部タイマ時
間tMについては、メモリのセルフリフレツシユ間
隔を考慮して現状では10μs程度の時間を選べばよ
く、この10μs程度の時間は通常のCPUのリー
ド／ライト動作には全く影響を与えないで済む。
次に、第１図中に示した制御回路１０の一具体
例について構成を説明し、その動作を第３図に示
す各部信号のタイミングを参照して説明する。即
ち、第１図においては、バツフア段の図示を省略
すると共に活性化信号の正論理、負論理が前記第
２図に示した信号とは逆になつている。外部
活性化信号入力CEOは二入力のナンドゲート１
１の一方の入力および二入力のアンドゲート１２
の一方の入力となり、内部タイマ回路１３から与
えられるタイマ信号TMは二入力のナンドゲート
１４の一方の入力となつている。上記２個のナン
ドゲート１１，１４はフリツプフロツプ接続され
ており、前記ナンドゲート１１の出力は前記アン
ドゲート１２の他方の入力となつている。
いま、正論理のCEO信号が時刻t1で活性化状態
になると、一定時間後の時刻t2にTM信号が高レ
ベルから低レベルに下がるまではナンドゲート１
１の出力ノードＮは高レベルを保ち、アンドゲー
ト１２の出力信号（内部動作活性化信号）CEIは
前記時刻t1で活性化状態になり、時刻t2でCEO信
号が活性状態であつても非活性状態になる。その
後、時刻t3においてTM信号が高レベルに戻つて
もCEI信号は非活性状態を保ち続ける。また、
CEO信号の活性状態の期間がTM信号の発生時刻
t2より前に終了した場合には、CEO信号がアンド
ゲート１２を経てそのままCEI信号となる。
次に、第１図中の内部タイマ回路１３の一具体
例について構成および動作を第４図および第５図
を参照して説明する。即ち、第４図において、リ
ング発振回路４０の互いに逆相の出力信号
RING，はトグル(T)型の第１のフリツプフ
ロツプ回路（以下、FF回路と略称する）４１の
正極性クロツク入力端CKおよび負極性クロツク
入力端に各対応して入力する。この第１のFF
回路４１の出力端，ＱはＴ型の第２のFF回路
４２の入力端CK，に各対応して接続されてお
り、この第２のFF回路４２の出力端の出力信
号が前記内部タイマ信号TMとなる。そして、前
記CEO信号入力がインバータ４３により反転さ
れた信号が前記２個のFF回路４１，４２の
クリア入力端CLに入力している。
いま、CEO信号が活性化すると、信号に
よつて２個のFF回路４１，４２がそれぞれリセ
ツト状態が解除され、リング発振出力信号RING
の立上り毎に第１のFF回路４１の出力信号１
が反転し、この信号１の立上り毎に第２のFF
回路４２の出力信号TMが反転する。この場合、
前記CEO信号の活性化から約10μs後に上記信号
TMが発生するようにリング発振出力周波数が定
められている。そして、CEO信号が非活性状態
になると、信号により２個のFF回路４１，
４２がリセツト状態になり、TM信号は一定レベ
ルになる。
なお、本発明は、上記実施例のようなDRAM
に限られるものではなく、擬似スタテイツク
RAMや、たとえば第８図に示したようなタイミ
ングで読み出し、書き込みサイクル期間内に記憶
データのリフレツシユ動作を時間並列的に行なう
メモリにも適用可能であることは勿論である。
［発明の効果］ 上述したように本発明の半導体メモリの制御回
路によれば、外部入力活性化信号と内部活性化信
号とを分離し、メモリセルのリフレツシユが必要
となるサイクル時間に応じた一定時間だけ内部を
活性化させ、その後は外部入力活性化信号の状態
に拘らず非活性化することが可能であるので、外
部入力活性化信号としてリードサイクル内で完結
しないような信号を利用できるようになり、コン
ピユータシステムで使用する際にCPUとのイン
ターフエースが非常に簡単になる。
【図面の簡単な説明】
第１図は本発明の半導体メモリの制御回路の一
実施例を示す論理回路図、第２図は第１図の制御
回路を有する同期型RAMにおける動作活性化信
号およびワード線選択駆動信号を示すタイミング
波形図、第３図は第１図の制御回路における各部
信号の一例を示すタイミング波形図、第４図は第
１図中の内部タイマ回路の一具体例を示す論理回
路図、第５図は第４図の回路の各部信号の一例を
示すタイミング波形図、第６図は従来のリフレツ
シユメモリにおける動作活性化信号およびワード
線駆動信号を示すタイミング波形図、第７図はコ
ンピユータシステムにおけるCPUのリード動作
のタイミングの一例を示すタイミング図、第８図
は現在提案されている読み出し、書き込みサイク
ル期間内に記憶データのリフレツシユ動作を時間
並列的に行なう半導体記憶装置におけるリフレツ
シユタイミングを示すタイミング図である。 １０……制御回路、１３……内部タイマ回路。

Claims (1)

    【特許請求の範囲】
  1. １ メモリセルのリフレツシユが必要となるサイ
    クル時間に応じた一定時間が設定されるタイマ回
    路を備え、外部入力動作活性化信号が活性状態に
    変化したことを検知して内部伝達動作活性化信号
    を活性状態に変化させたのち、上記タイマ回路で
    設定された一定時間を越えるまで上記外部入力動
    作活性化信号が活性状態を保ち続ける場合には、
    上記一定時間後に上記内部伝達動作活性化信号を
    非活性化状態にし、または上記一定時間内に外部
    入力動作活性化信号が非活性状態に変化する場合
    には、上記内部伝達動作活性化信号も非活性化状
    態にするように制御するようにしてなることを特
    徴とする半導体メモリの制御回路。
JP61315361A 1986-12-26 1986-12-26 半導体メモリの制御回路 Granted JPS63166093A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61315361A JPS63166093A (ja) 1986-12-26 1986-12-26 半導体メモリの制御回路
US07/127,261 US4827453A (en) 1986-12-26 1987-12-01 Semiconductor memory control circuit
DE87117953T DE3787357T2 (de) 1986-12-26 1987-12-04 Steuerschaltung für Halbleiterspeicher.
EP87117953A EP0273233B1 (en) 1986-12-26 1987-12-04 Semiconductor memory control circuit
KR1019870014993A KR910004185B1 (ko) 1986-12-26 1987-12-26 반도체메모리의 활성화신호생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61315361A JPS63166093A (ja) 1986-12-26 1986-12-26 半導体メモリの制御回路

Publications (2)

Publication Number Publication Date
JPS63166093A JPS63166093A (ja) 1988-07-09
JPH059877B2 true JPH059877B2 (ja) 1993-02-08

Family

ID=18064487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61315361A Granted JPS63166093A (ja) 1986-12-26 1986-12-26 半導体メモリの制御回路

Country Status (5)

Country Link
US (1) US4827453A (ja)
EP (1) EP0273233B1 (ja)
JP (1) JPS63166093A (ja)
KR (1) KR910004185B1 (ja)
DE (1) DE3787357T2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188095A (ja) * 1986-02-14 1987-08-17 Toshiba Corp 半導体記憶装置の制御回路
JP2534757B2 (ja) * 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路
JPH0414694A (ja) * 1990-05-07 1992-01-20 Mitsubishi Electric Corp 画像メモリリフレッシュ制御装置
JP2744115B2 (ja) * 1990-05-21 1998-04-28 株式会社東芝 疑似スタティックｒａｍの制御回路
JP2548425B2 (ja) * 1990-05-23 1996-10-30 シャープ株式会社 半導体記憶装置
GB2246651A (en) * 1990-08-03 1992-02-05 Samsung Electronics Co Ltd Data input circuit for a dual-port memory with block write mode
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US5128563A (en) * 1990-11-28 1992-07-07 Micron Technology, Inc. CMOS bootstrapped output driver method and circuit
US5229969A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US5335201A (en) * 1991-04-15 1994-08-02 Micron Technology, Inc. Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5229970A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown
EP0541060A3 (en) * 1991-11-05 1994-05-18 Fujitsu Ltd Dynamic random access memory having an improved operational stability
US5617551A (en) * 1992-09-18 1997-04-01 New Media Corporation Controller for refreshing a PSRAM using individual automatic refresh cycles
US5488587A (en) * 1993-10-20 1996-01-30 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory
US5903538A (en) * 1994-12-14 1999-05-11 Matsushita Electric Industrial Co., Ltd. Automatic disk change apparatus and disk tray for the apparatus
KR970051229A (ko) * 1995-12-22 1997-07-29 김광호 비동기 발생신호를 사용하는 반도체 메모리 장치
JP2002093165A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
JP2006073062A (ja) 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150192A (en) * 1979-05-08 1980-11-21 Nec Corp Memory unit
JPS5622286A (en) * 1979-07-30 1981-03-02 Sanyo Electric Co Ltd Dynamic memory control system
US4476401A (en) * 1983-01-31 1984-10-09 Motorola, Inc. Write strobe generator for clock synchronized memory
JPS6152399U (ja) * 1984-04-20 1986-04-08

Also Published As

Publication number Publication date
JPS63166093A (ja) 1988-07-09
EP0273233A3 (en) 1990-10-03
US4827453A (en) 1989-05-02
EP0273233A2 (en) 1988-07-06
DE3787357T2 (de) 1994-02-24
KR880008325A (ko) 1988-08-30
DE3787357D1 (de) 1993-10-14
EP0273233B1 (en) 1993-09-08
KR910004185B1 (ko) 1991-06-24

Similar Documents

Publication Publication Date Title
US6188641B1 (en) Synchronous semiconductor memory device having input circuit with reduced power consumption
US6741515B2 (en) DRAM with total self refresh and control circuit
CN100595845C (zh) 用于半导体存储器设备的激活周期控制电路及方法
JPH059877B2 (ja)
US6442095B1 (en) Semiconductor memory device with normal mode and power down mode
US5031147A (en) Semiconductor memory
US6392958B1 (en) Asynchronous SRAM compatible memory device using DRAM cell and method for driving the same
JPH07254278A (ja) 自動プリチャージ機能を有する同期式メモリ装置
US20040081011A1 (en) Synchronous semiconductor memory device having dynamic memory cells and operating method thereof
JP2000195256A (ja) 半導体メモリ装置
JP4717373B2 (ja) 半導体メモリ
US5270982A (en) Dynamic random access memory device improved in testability without sacrifice of current consumption
JPH10162576A (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
US6501701B2 (en) Semiconductor memory device
US6026041A (en) Semiconductor memory device
JPS6171494A (ja) 半導体記憶装置
USRE36532E (en) Synchronous semiconductor memory device having an auto-precharge function
JP2665859B2 (ja) データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置
JP2002074943A (ja) 半導体記憶装置
JPH07192461A (ja) 半導体記憶装置
KR100793671B1 (ko) 반도체 기억 장치 및 프리차지 방법
EP1647028B1 (en) 1t1c sram
KR100481819B1 (ko) 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리
US7154795B2 (en) Clock signal initiated precharge technique for active memory subarrays in dynamic random access memory (DRAM) devices and other integrated circuit devices incorporating embedded DRAM
JP4386657B2 (ja) 半導体記憶装置