JPS62188095A - 半導体記憶装置の制御回路 - Google Patents
半導体記憶装置の制御回路Info
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- JPS62188095A JPS62188095A JP61030139A JP3013986A JPS62188095A JP S62188095 A JPS62188095 A JP S62188095A JP 61030139 A JP61030139 A JP 61030139A JP 3013986 A JP3013986 A JP 3013986A JP S62188095 A JPS62188095 A JP S62188095A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はデータの書き込みもしくは読み出しを行なう
通常の動作サイクル中に記憶データのリフレッシュ動作
を組込ようにした半導体記憶装置に係り、このような半
導体記憶装置のワード線やカラムデコーダなどの制御を
行なう半導体記憶装置の制御回路に関する。
通常の動作サイクル中に記憶データのリフレッシュ動作
を組込ようにした半導体記憶装置に係り、このような半
導体記憶装置のワード線やカラムデコーダなどの制御を
行なう半導体記憶装置の制御回路に関する。
（従来の技術）
記憶データのリフレッシュを必要とするメモリセル、例
えば１個のトランジスタと１個のキャパシタとで構成さ
れたメモリセルを使用しながら、ダイナミックＲＡＭの
ようなカラムアドレスストローブ信号（ＣＡＳ）やロウ
アドレスストローブ信号（ＲＡＳ）などの複雑なタイミ
ング信号が不要であり、しかもスタティックＲＡＭと同
様に使用することが可能なＲＡＭは疑似スタティックＲ
ＡＭ（以下、ＰＳＲＡＭと称する）として知られている
。従来のＰＳＲＡＭでは、通常のサイクルの前後にリフ
レッシュを行なわなければならず、またそのリフレッシ
ュのタイミングなどをユーザが考慮して設定しなければ
ならないという問題がある。
えば１個のトランジスタと１個のキャパシタとで構成さ
れたメモリセルを使用しながら、ダイナミックＲＡＭの
ようなカラムアドレスストローブ信号（ＣＡＳ）やロウ
アドレスストローブ信号（ＲＡＳ）などの複雑なタイミ
ング信号が不要であり、しかもスタティックＲＡＭと同
様に使用することが可能なＲＡＭは疑似スタティックＲ
ＡＭ（以下、ＰＳＲＡＭと称する）として知られている
。従来のＰＳＲＡＭでは、通常のサイクルの前後にリフ
レッシュを行なわなければならず、またそのリフレッシ
ュのタイミングなどをユーザが考慮して設定しなければ
ならないという問題がある。
これに対し、本件出願人による特願昭５９−１１１８９
７号の発明ではこのリフレッシュをアドレスデコーディ
ング期間中もしくはデータ確定後に組込み、１サイクル
中に並列的にリフレッシユ〜シ 動作を行なうようにさせている。第９図はのようなダイ
ナミック型半導体記憶装置の概略的な構成を、第１０図
はその動作の一例のタイミングチャートをそれぞれ示す
。アドレス入力信号ＡＤＤが変化するか、もしくはチッ
プイネーブル信号（図示せず）が入力すると、メモリ動
作の１サイクルが始まる。なお第９図中の一対のビット
線ＢＬ。
７号の発明ではこのリフレッシュをアドレスデコーディ
ング期間中もしくはデータ確定後に組込み、１サイクル
中に並列的にリフレッシユ〜シ 動作を行なうようにさせている。第９図はのようなダイ
ナミック型半導体記憶装置の概略的な構成を、第１０図
はその動作の一例のタイミングチャートをそれぞれ示す
。アドレス入力信号ＡＤＤが変化するか、もしくはチッ
プイネーブル信号（図示せず）が入力すると、メモリ動
作の１サイクルが始まる。なお第９図中の一対のビット
線ＢＬ。
ＢＬは予めプリチャージされている。アドレス入力信号
ＡＤＤの変化により、一つのワード線ＷＬ１が選択され
その信号ＮＷＬ１がＨＩＩになる。
ＡＤＤの変化により、一つのワード線ＷＬ１が選択され
その信号ＮＷＬ１がＨＩＩになる。
これによりメモリセル５１の記憶データとダミーセル５
２のデータとが一対のビット線ＢＬ、ＴＴ−に読み出さ
れ、ビット線間に微少な電位差が発生する。
２のデータとが一対のビット線ＢＬ、ＴＴ−に読み出さ
れ、ビット線間に微少な電位差が発生する。
次にセンスアンプ５３がセンスアンプイネーブル信号Ｓ
ＡＥに基づいて動作し、ビット線間電位差がこのセンス
アンプ５３で増幅される。その後、カラムデコーダイネ
ーブル信号ＣＤＥに基づいてカラムデコーダ５４が動作
し、ビット線ＢＬ、ＢＬ上のデータがカラムデコーディ
ングされて一対のデータｌ１ＤＬ、ＤＬに読み出される
。ざらにデータ線ＯＬ、ＤＬに読み出されたデータに対
し入出力回路５５で波形整形などが施され、その後、デ
ータ入出力端子Ｉ１０から有効データとして出力される
。
ＡＥに基づいて動作し、ビット線間電位差がこのセンス
アンプ５３で増幅される。その後、カラムデコーダイネ
ーブル信号ＣＤＥに基づいてカラムデコーダ５４が動作
し、ビット線ＢＬ、ＢＬ上のデータがカラムデコーディ
ングされて一対のデータｌ１ＤＬ、ＤＬに読み出される
。ざらにデータ線ＯＬ、ＤＬに読み出されたデータに対
し入出力回路５５で波形整形などが施され、その後、デ
ータ入出力端子Ｉ１０から有効データとして出力される
。
ここで上記ＣＤＥはパルス信号としてカラムデコーダ５
４に供給されており、入出力回路５５が有効データをラ
ッチした後で元のＬ ＩＩに戻るような信号である。そ
してこの信号ＣＤＥが“Ｌ″に戻ると上記信号ＮＷＬ１
が“Ｌ″になってワード線ＷＬＩが閉じ、さらに信号Ｓ
ＡＥに基づいてセンスアンプ５３が非動作状態になり、
この後、ビット線ＢＬ、ＢＬがプリチャージされる。さ
らに他のワード線ＷＬ２に“°Ｈ゛′のリフレッシュ用
駆動信号ＲＷＬ２が供給され、さらにセンスアンプ５３
が動作してメモリセル５１は再閤込み、すなわちリフレ
ッシュが行われる。このリフレッシュ動作のときには外
部にデータを出力する必要がないので、信号ＣＤＥはＬ
゛のままであり、従ってカラムデコーダ５４は閉じたま
まである。このとき、入出力回路５５では予めラッチし
た有効データを出力している。
４に供給されており、入出力回路５５が有効データをラ
ッチした後で元のＬ ＩＩに戻るような信号である。そ
してこの信号ＣＤＥが“Ｌ″に戻ると上記信号ＮＷＬ１
が“Ｌ″になってワード線ＷＬＩが閉じ、さらに信号Ｓ
ＡＥに基づいてセンスアンプ５３が非動作状態になり、
この後、ビット線ＢＬ、ＢＬがプリチャージされる。さ
らに他のワード線ＷＬ２に“°Ｈ゛′のリフレッシュ用
駆動信号ＲＷＬ２が供給され、さらにセンスアンプ５３
が動作してメモリセル５１は再閤込み、すなわちリフレ
ッシュが行われる。このリフレッシュ動作のときには外
部にデータを出力する必要がないので、信号ＣＤＥはＬ
゛のままであり、従ってカラムデコーダ５４は閉じたま
まである。このとき、入出力回路５５では予めラッチし
た有効データを出力している。
従来ではこのようにしてワード線をパルス的に駆動する
ことにより、１サイクル中にリフレッシュ動作を組込ん
でいる。
ことにより、１サイクル中にリフレッシュ動作を組込ん
でいる。
また本発明者は、上記のような通常のデータ読み出し及
び書き込み動作（以下、ノーマル動作と称する）とリフ
レッシュ動作とを切替えるための制御回路を開発した。
び書き込み動作（以下、ノーマル動作と称する）とリフ
レッシュ動作とを切替えるための制御回路を開発した。
その−例の回路を第１１図に示す。この制御回路ではノ
ーマル動作開始指令信号Ｎ５ＥＴでセットされ、ノーマ
ル動作終了指令信号ＮＲ８Ｔでリセットされるセットリ
セット型フリップフロップ６１によりノーマル動作要求
信号ＮＲＥＱを、リフレッシュ動作開始指令信号Ｒ３Ｅ
Ｔでセットされ、リフレッシュ動作終了指令信号ＲＲ８
Ｔでリセットされるセットリセット型フリップフロップ
６２によりリフレッシュ動作要求信号ＲＲＥＱをそれぞ
れ発生し、さらにナントゲート６３．６４からなる信号
調停回路６５の入力信号として上記信号ＮＲＥＱ及びＲ
ＲＥＱを供給し、一方のナントゲート６３の出力信号を
反転するインバータ６６からの出力信号ＮＧＯでノーマ
ル動作用の制−回路６７を動作させ、他方のナントゲー
ト６４の出力信号を反転するインバータ６８からの出力
信号ＲＧＯでリフレッシュ動作用の制御回路６９を動作
させることにより、ノーマル動作とリフレッシュ動作を
切替えるようにしている。
ーマル動作開始指令信号Ｎ５ＥＴでセットされ、ノーマ
ル動作終了指令信号ＮＲ８Ｔでリセットされるセットリ
セット型フリップフロップ６１によりノーマル動作要求
信号ＮＲＥＱを、リフレッシュ動作開始指令信号Ｒ３Ｅ
Ｔでセットされ、リフレッシュ動作終了指令信号ＲＲ８
Ｔでリセットされるセットリセット型フリップフロップ
６２によりリフレッシュ動作要求信号ＲＲＥＱをそれぞ
れ発生し、さらにナントゲート６３．６４からなる信号
調停回路６５の入力信号として上記信号ＮＲＥＱ及びＲ
ＲＥＱを供給し、一方のナントゲート６３の出力信号を
反転するインバータ６６からの出力信号ＮＧＯでノーマ
ル動作用の制−回路６７を動作させ、他方のナントゲー
ト６４の出力信号を反転するインバータ６８からの出力
信号ＲＧＯでリフレッシュ動作用の制御回路６９を動作
させることにより、ノーマル動作とリフレッシュ動作を
切替えるようにしている。
ところで、上記のようにワード線をパルス的に駆動する
と、通常動作時の特にデータの書き込み動作時に問題が
生じる。これを第１２図のタイミングチャートを用いて
説明す、う。第１２図中の時刻ｔＱでライトイネーブル
信号ＷＥが立上がったとする。このとき、第１１図の回
路でノーマル動作要求信号ＮＲＥＱが生成され、ワード
線ＷＬＩにおいて通常動作用のワード線駆動信号ＮＷＬ
１をｉｎ Ｈ″に上げようとする。ここで仮に、この時
刻ｔｏでリフレッシュ動作が開始されていたとすると、
このリフレッシュ動作が終了し、リフレッシュ動作用の
ワード線駆動信号ＲＷＬ１が“ｌ Ｌ Ｈに下げられる
時刻ｔ１で、アドレス入力信号ＡＤＤに対応するワード
線駆動信号ＮＷＬＩが“Ｈ゛′に立ち上げられ、データ
の書き込み動作が開始されることになる。従って、この
ような場合にはライトイネーブル信号■τの立上がりか
ら、次にアドレス入力信号ＡＤＤが変化するまでの時ｍ
ｔ（ＷＲ）が長くなってしまう。このため、データの履
き込み時のみ、１サイクルの時間が長くなってしまうと
いう欠点がある。
と、通常動作時の特にデータの書き込み動作時に問題が
生じる。これを第１２図のタイミングチャートを用いて
説明す、う。第１２図中の時刻ｔＱでライトイネーブル
信号ＷＥが立上がったとする。このとき、第１１図の回
路でノーマル動作要求信号ＮＲＥＱが生成され、ワード
線ＷＬＩにおいて通常動作用のワード線駆動信号ＮＷＬ
１をｉｎ Ｈ″に上げようとする。ここで仮に、この時
刻ｔｏでリフレッシュ動作が開始されていたとすると、
このリフレッシュ動作が終了し、リフレッシュ動作用の
ワード線駆動信号ＲＷＬ１が“ｌ Ｌ Ｈに下げられる
時刻ｔ１で、アドレス入力信号ＡＤＤに対応するワード
線駆動信号ＮＷＬＩが“Ｈ゛′に立ち上げられ、データ
の書き込み動作が開始されることになる。従って、この
ような場合にはライトイネーブル信号■τの立上がりか
ら、次にアドレス入力信号ＡＤＤが変化するまでの時ｍ
ｔ（ＷＲ）が長くなってしまう。このため、データの履
き込み時のみ、１サイクルの時間が長くなってしまうと
いう欠点がある。
（発明が解決しようとする問題点）
このように従来の半導体記憶装置の制御回路ではリフレ
ッシュ動作を通常動作に組込ｌυで行なう場合、データ
の磨き込みサイクルのときにそのサイクル時間が長くな
るという問題があり、この発明はこのような事情を考慮
してなされたものであり、その目的は、読み出し、書き
込みサイクル期間内に記憶データのリフレッシュ動作を
時間並列的に行なうようにした半導体記憶装置において
、サイクル時間を長くすることなしにデータの書き込み
動作が行なえる半導体記憶装置の制御回路を提供するこ
とにある。
ッシュ動作を通常動作に組込ｌυで行なう場合、データ
の磨き込みサイクルのときにそのサイクル時間が長くな
るという問題があり、この発明はこのような事情を考慮
してなされたものであり、その目的は、読み出し、書き
込みサイクル期間内に記憶データのリフレッシュ動作を
時間並列的に行なうようにした半導体記憶装置において
、サイクル時間を長くすることなしにデータの書き込み
動作が行なえる半導体記憶装置の制御回路を提供するこ
とにある。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体記憶装置の制御回路は、読み出し
、書き込みサイクル期間内に記憶データのリフレッシュ
動作を時間並列的に行なうようにした半導体記憶装置に
おいて、読み出しサイクル期間では、該当するアドレス
に対応したワード線を一定期間のみ活性化する手段と、
書き込みサイクル期間では、該当するアドレスに対応し
たワード線を書き込みサイクル期間中連続して活性化す
る手段とから構成されている。
、書き込みサイクル期間内に記憶データのリフレッシュ
動作を時間並列的に行なうようにした半導体記憶装置に
おいて、読み出しサイクル期間では、該当するアドレス
に対応したワード線を一定期間のみ活性化する手段と、
書き込みサイクル期間では、該当するアドレスに対応し
たワード線を書き込みサイクル期間中連続して活性化す
る手段とから構成されている。
（作用）
この発明による半導体記ｔｌ１Ｍｆｆｉの制御回路では
、読み出し、１き込みサイクル期間内に記憶データのリ
フレッシュ動作を時間並列的に行なうようにした半導体
記４ａ装置において、データの読み出し動作及びリフレ
ッシュ動作の期間では、該当するアドレスに対応したワ
ード線をパルス的に一定期間のみ活性化し、占き込み動
作期間では、該当するアドレスに対応したワード線を書
き込みサイクル期間中連続して活性化するように制御す
ることによって、書き込みと読み出しのサイクル時間に
変化のない記憶装置を実現している。
、読み出し、１き込みサイクル期間内に記憶データのリ
フレッシュ動作を時間並列的に行なうようにした半導体
記４ａ装置において、データの読み出し動作及びリフレ
ッシュ動作の期間では、該当するアドレスに対応したワ
ード線をパルス的に一定期間のみ活性化し、占き込み動
作期間では、該当するアドレスに対応したワード線を書
き込みサイクル期間中連続して活性化するように制御す
ることによって、書き込みと読み出しのサイクル時間に
変化のない記憶装置を実現している。
すなわち、第１図のタイミングチャートに示すように、
時刻１０においてアドレス入力信号ＡＤＤが変化し、次
に時刻ｔ１でライトイネーブル信号ＷＥが“Ｌ″に下が
り、データの自き込み要求が生じたとする。このとき、
リフレッシュ用のワード線駆動信号ＲＷＬが°゛Ｈ”に
され、リフレッシュ動作が行われていたとすると、この
場合にはこのリフレッシュ動作が終了し、信号ＲＷＬが
Ｌ ＩＩに下げられ、ビット線などのプリチャージが完
了した後の時刻ｔ２で、図示の実線で示すようにそのと
きのアドレス入力信号ＡＤＤに対応したワード線の信号
ＮＷＬ１をＨ′に立ち上げるように制御する。
時刻１０においてアドレス入力信号ＡＤＤが変化し、次
に時刻ｔ１でライトイネーブル信号ＷＥが“Ｌ″に下が
り、データの自き込み要求が生じたとする。このとき、
リフレッシュ用のワード線駆動信号ＲＷＬが°゛Ｈ”に
され、リフレッシュ動作が行われていたとすると、この
場合にはこのリフレッシュ動作が終了し、信号ＲＷＬが
Ｌ ＩＩに下げられ、ビット線などのプリチャージが完
了した後の時刻ｔ２で、図示の実線で示すようにそのと
きのアドレス入力信号ＡＤＤに対応したワード線の信号
ＮＷＬ１をＨ′に立ち上げるように制御する。
他方、リフレッシュ動作が行われていない場合には、ラ
イトイネーブル信号ＷＴがＬ ＩＩに下がる時刻ｔ１で
図示の破線で示すようにそのときのアドレス入力信号Ａ
ＤＤに対応したワード線の信号ＮＷＬ１をＨ°°に立ち
上げるように制御する。
イトイネーブル信号ＷＴがＬ ＩＩに下がる時刻ｔ１で
図示の破線で示すようにそのときのアドレス入力信号Ａ
ＤＤに対応したワード線の信号ＮＷＬ１をＨ°°に立ち
上げるように制御する。
ワード線駆動信号ＮＷＬ１をＨ′°に立ち上げた後は、
ライトイネーブル信号ＷＥが°Ｌ″になっている期間ｔ
（ＷＰ）が終了する時刻ｔ３までは信＠ＮＷＬ１をＨ
ＩＩに保つように制御する。
ライトイネーブル信号ＷＥが°Ｌ″になっている期間ｔ
（ＷＰ）が終了する時刻ｔ３までは信＠ＮＷＬ１をＨ
ＩＩに保つように制御する。
従って、この期間内にはリフレッシュ動作を行なうこと
はできない。そして信号ＷＥが“Ｈ″に立上がる時刻ｔ
３において有効データを書き込み、データ書き込み後は
信号ＮＷＬ１をＬ ＩＩに下げるように制御する。この
とき、リフレッシュの要求があれば、この信号ＮＷＬ１
が″“Ｌ”に下げられた後にリフレッシュ用のワード線
駆動信＠ＲＷＬを“Ｈ”に立ち上げ、リフレッシュ動作
を行なう。
はできない。そして信号ＷＥが“Ｈ″に立上がる時刻ｔ
３において有効データを書き込み、データ書き込み後は
信号ＮＷＬ１をＬ ＩＩに下げるように制御する。この
とき、リフレッシュの要求があれば、この信号ＮＷＬ１
が″“Ｌ”に下げられた後にリフレッシュ用のワード線
駆動信＠ＲＷＬを“Ｈ”に立ち上げ、リフレッシュ動作
を行なう。
また、第２図のタイミングチャートに示すように、デー
タ読み出しのためにワード線が信号ＮＷＬによりパルス
的に駆動され有効なデータの読み出しが行われた模、ラ
イトイネーブル信号ＷＥをＬ”に立ち下げ、この信号Ｗ
ＥのＨＩＩの立ち上がりエツジでデータの書き込みを行
なういわゆるリードモディファイライトの場合にも、ラ
イトイネーブル信号ＷＥの“Ｌ ＩＩに対応してスタテ
ィックにワード線駆動信号ＮＷＬを“Ｈ″に立ち上げて
書き込み動作を行なう。
タ読み出しのためにワード線が信号ＮＷＬによりパルス
的に駆動され有効なデータの読み出しが行われた模、ラ
イトイネーブル信号ＷＥをＬ”に立ち下げ、この信号Ｗ
ＥのＨＩＩの立ち上がりエツジでデータの書き込みを行
なういわゆるリードモディファイライトの場合にも、ラ
イトイネーブル信号ＷＥの“Ｌ ＩＩに対応してスタテ
ィックにワード線駆動信号ＮＷＬを“Ｈ″に立ち上げて
書き込み動作を行なう。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第３図はこの発明に係る半導体記憶装置の制御回路の構
成を示す回路図である。
成を示す回路図である。
図においてセットリセット型フリップフロップ１１のセ
ラ１−入力端（Ｓ）にはノーマル動作開始指令信号Ｎ５
ＥＴが、リセット入力端（Ｒ）にはノーマル動作終了指
令信号ＮＲ８Ｔがそれぞれ供給される。また、もう一つ
のセットリセット型フリップフロップ１２のセット入力
端にはリフレッシュ動作開始指令信＠Ｒ８ＥＴが、リセ
ット入力端にはリフレッシュ動作終了指令信号ＲＲ８Ｔ
がそれぞれ供給される。さらにもう一つのセットリセッ
ト型フリップフロップ１３のセット入力端にはデータ書
き込み要求時に“Ｈ″にされるライトイネーブル信号Ｗ
Ｅが、リセット入力端には上記ノーマル動作終了指令信
号ＮＲ８Ｔがそれぞれ供給される。
ラ１−入力端（Ｓ）にはノーマル動作開始指令信号Ｎ５
ＥＴが、リセット入力端（Ｒ）にはノーマル動作終了指
令信号ＮＲ８Ｔがそれぞれ供給される。また、もう一つ
のセットリセット型フリップフロップ１２のセット入力
端にはリフレッシュ動作開始指令信＠Ｒ８ＥＴが、リセ
ット入力端にはリフレッシュ動作終了指令信号ＲＲ８Ｔ
がそれぞれ供給される。さらにもう一つのセットリセッ
ト型フリップフロップ１３のセット入力端にはデータ書
き込み要求時に“Ｈ″にされるライトイネーブル信号Ｗ
Ｅが、リセット入力端には上記ノーマル動作終了指令信
号ＮＲ８Ｔがそれぞれ供給される。
上記フリップフロップ１１のｄ出力信号Ｎ１は２人力ナ
ンドゲート１４の一方入力端に、上記フリップフロップ
１３のｄ出力信号Ｎ２はこのナントゲート１４の他方入
力端にそれぞれ供給される。このナントゲート１４の出
力信号はノーマル動作要求信号ＮＲＥＱとして２人力ナ
ンドゲート１５の一方入力端に供給される。また上記フ
リップフロップ１２のＱ出力信号はリフレッシュ動作要
求信号ＲＲＥＱとして２人力ナンドゲート１６の一方入
力端に供給される。上記両ナントゲート１５．１６はそ
れぞれの他方入力端と出力端とが交差接続されており、
上記ノーマル動作要求信号ＮＲ，ＥＱとリフレッシュ動
作要求信号ＲＲＥＱとの調停を行なう調停回路１７を構
成している。そして、一方のナントゲート１５の出力信
号は２人カッアゲート１８の一方入力端に供給される。
ンドゲート１４の一方入力端に、上記フリップフロップ
１３のｄ出力信号Ｎ２はこのナントゲート１４の他方入
力端にそれぞれ供給される。このナントゲート１４の出
力信号はノーマル動作要求信号ＮＲＥＱとして２人力ナ
ンドゲート１５の一方入力端に供給される。また上記フ
リップフロップ１２のＱ出力信号はリフレッシュ動作要
求信号ＲＲＥＱとして２人力ナンドゲート１６の一方入
力端に供給される。上記両ナントゲート１５．１６はそ
れぞれの他方入力端と出力端とが交差接続されており、
上記ノーマル動作要求信号ＮＲ，ＥＱとリフレッシュ動
作要求信号ＲＲＥＱとの調停を行なう調停回路１７を構
成している。そして、一方のナントゲート１５の出力信
号は２人カッアゲート１８の一方入力端に供給される。
このノアゲート１８の他方入力端には上記ノーマル動作
終了指令信号ＮＲ８Ｔが供給される。そしてこのノアゲ
ート１８の出力信号ＮＧＯは、ノーマル動作期間に前記
ワード線ＷＬ（第９図）の駆動信号ＮＷＬの活性化を制
御するノーマル動作用の制御回路１９に供給される。ま
た、他方のナントゲート１６の出力信号はインバータ２
０に供給され、このインバータ２０の出力信号ＲＧＯは
リフレッシュ動作期間にワード線ＷＬの駆動信号ＲＷＬ
の活性化及び非活性化を制御するリフレッシュ動作用の
制御回路２１に供給される。
終了指令信号ＮＲ８Ｔが供給される。そしてこのノアゲ
ート１８の出力信号ＮＧＯは、ノーマル動作期間に前記
ワード線ＷＬ（第９図）の駆動信号ＮＷＬの活性化を制
御するノーマル動作用の制御回路１９に供給される。ま
た、他方のナントゲート１６の出力信号はインバータ２
０に供給され、このインバータ２０の出力信号ＲＧＯは
リフレッシュ動作期間にワード線ＷＬの駆動信号ＲＷＬ
の活性化及び非活性化を制御するリフレッシュ動作用の
制御回路２１に供給される。
ＮＷＬは通常動作用のワード線ＷＬの駆動信号であり、
この信号ＮＷＬは直列接続された２個のインバータ２２
及び２３を介して２人力ナンドゲート２４の一方入力端
に供給される。上記インバータ２３の出力信号は前記セ
ンスアンプの動作を制御するセンスアンプイネーブル信
号ＳＡＥとして使用される。なお、上記２個のインバー
タ２２．２３は信号ＮＷＬから一定遅延時間後にセンス
アンプを活性化させる作用をしている。さらに上記イン
バータ２３の出力信号ＳＡＥは、直列接続された３個の
インバータ２５ないし２１を介して上記ナントゲート２
４の他方入力端に供給される。そして上記ナントゲート
２４及び３個のインバータ２５ないし２７は、上記信号
ＳＡＥに基づいて一定パルス幅のパルス信号を生成する
回路を構成している。
この信号ＮＷＬは直列接続された２個のインバータ２２
及び２３を介して２人力ナンドゲート２４の一方入力端
に供給される。上記インバータ２３の出力信号は前記セ
ンスアンプの動作を制御するセンスアンプイネーブル信
号ＳＡＥとして使用される。なお、上記２個のインバー
タ２２．２３は信号ＮＷＬから一定遅延時間後にセンス
アンプを活性化させる作用をしている。さらに上記イン
バータ２３の出力信号ＳＡＥは、直列接続された３個の
インバータ２５ないし２１を介して上記ナントゲート２
４の他方入力端に供給される。そして上記ナントゲート
２４及び３個のインバータ２５ないし２７は、上記信号
ＳＡＥに基づいて一定パルス幅のパルス信号を生成する
回路を構成している。
上記ナントゲート２４の出力信号Ｎ３は２人力ナンドゲ
ート２８の一方入力端に供給される。また上記ライトイ
ネーブル信号ＷＥは２人力ナンドゲート２９の一方入力
端に供給される。上記両ナントゲート２８．２９は、そ
れぞれの他方入力端と出力端とが交差接続されており、
ライトイネーブル信号ＷＥに応じて上記信号Ｎ３をラッ
チもしくは通過させる信号ラッチ／通過制御回路３０を
構成している。この信号ラッチ／通過１１Ｊ御回路３０
内のナントゲート２８．２９の出力信号Ｎ４、Ｎ５のう
ち、一方の信号Ｎ４は直列接続された２１１Ｎのインバ
ータ３１及び３２の前段に供給される。そして後段のイ
ンバータ３２の出力信号が前記カラムデコーダイネーブ
ル信号ＣＤＥとして前記カラムデコーダに供給されると
もに、ノーマル動作期間に前記ワード線ＷＬの駆動信号
ＮＷＬの非活性化を制御するノーマル動作用の制御回路
３３に供給される。
ート２８の一方入力端に供給される。また上記ライトイ
ネーブル信号ＷＥは２人力ナンドゲート２９の一方入力
端に供給される。上記両ナントゲート２８．２９は、そ
れぞれの他方入力端と出力端とが交差接続されており、
ライトイネーブル信号ＷＥに応じて上記信号Ｎ３をラッ
チもしくは通過させる信号ラッチ／通過制御回路３０を
構成している。この信号ラッチ／通過１１Ｊ御回路３０
内のナントゲート２８．２９の出力信号Ｎ４、Ｎ５のう
ち、一方の信号Ｎ４は直列接続された２１１Ｎのインバ
ータ３１及び３２の前段に供給される。そして後段のイ
ンバータ３２の出力信号が前記カラムデコーダイネーブ
ル信号ＣＤＥとして前記カラムデコーダに供給されると
もに、ノーマル動作期間に前記ワード線ＷＬの駆動信号
ＮＷＬの非活性化を制御するノーマル動作用の制御回路
３３に供給される。
第４図ないし第７図はそれぞれ、上記実施例回路を用い
て半導体記憶装置のデータ書き込み動作を制御する場合
のタイミングチャー１−である。
て半導体記憶装置のデータ書き込み動作を制御する場合
のタイミングチャー１−である。
第４図のタイミングチャートの動作はチップイネーブル
信＠ＣＥとライトイネーブル信号ＷＥとが同時刻ｔ１で
共にイネーブルとなる場合である。
信＠ＣＥとライトイネーブル信号ＷＥとが同時刻ｔ１で
共にイネーブルとなる場合である。
この場合、チップイネーブル信号ＣＥ−に基づき、図示
しない制御回路により前記ノーマル動作開始指令信号Ｎ
５ＥＴが生成される。そしてこの信号Ｎ５ＥＴによりフ
リップフロップ１１がセットされ、その０出力信＠Ｎ１
が°“Ｌ″になる。同時にライトイネーブル信号ＷＥに
゛よりフリップフロップ１３がセットされ、そのＱ出力
信号Ｎ２もＬ″になる。従って、上記両信号Ｎ１、Ｎ２
が供給されるナントゲート１４の出力信号ＮＲＥＱが“
Ｈ１１になる。なお、この時刻ｔ１よりも前では信号Ｎ
１とＮ２が“Ｈ″であり、信号ＮＲＥＱはＬ １１にな
っており、またフリップフロップ１２がリセット状態な
ので信号ＲＲＥＱも゛Ｌ″である。従って、調停回路１
７内のナントゲート１５．１６の出力信号は共にＨ″で
ある。この状態で上記のように信号ＮＲＥＱが“ＨＩＩ
になると、調停回路１７内のナントゲート１５の出力信
号が“Ｌ ＩＩに下がる。このとき信号ＮＲ８Ｔは生成
されてぃずＬ １１になっているので、信号ＮＲＥＱが
Ｈ″になるとノアゲート１８の出力信号として得られる
信号ＮＧＯが“ＨＩＩになる。この信号ＮＧＯが供給さ
れる制御回路１９は時刻ｔ２においてそのときのアドレ
ス入゛力信号に対応したワード線を開くために通常動作
用のワード線駆動信号ＮＷＬを°“Ｈ１１に立ち上げる
。
しない制御回路により前記ノーマル動作開始指令信号Ｎ
５ＥＴが生成される。そしてこの信号Ｎ５ＥＴによりフ
リップフロップ１１がセットされ、その０出力信＠Ｎ１
が°“Ｌ″になる。同時にライトイネーブル信号ＷＥに
゛よりフリップフロップ１３がセットされ、そのＱ出力
信号Ｎ２もＬ″になる。従って、上記両信号Ｎ１、Ｎ２
が供給されるナントゲート１４の出力信号ＮＲＥＱが“
Ｈ１１になる。なお、この時刻ｔ１よりも前では信号Ｎ
１とＮ２が“Ｈ″であり、信号ＮＲＥＱはＬ １１にな
っており、またフリップフロップ１２がリセット状態な
ので信号ＲＲＥＱも゛Ｌ″である。従って、調停回路１
７内のナントゲート１５．１６の出力信号は共にＨ″で
ある。この状態で上記のように信号ＮＲＥＱが“ＨＩＩ
になると、調停回路１７内のナントゲート１５の出力信
号が“Ｌ ＩＩに下がる。このとき信号ＮＲ８Ｔは生成
されてぃずＬ １１になっているので、信号ＮＲＥＱが
Ｈ″になるとノアゲート１８の出力信号として得られる
信号ＮＧＯが“ＨＩＩになる。この信号ＮＧＯが供給さ
れる制御回路１９は時刻ｔ２においてそのときのアドレ
ス入゛力信号に対応したワード線を開くために通常動作
用のワード線駆動信号ＮＷＬを°“Ｈ１１に立ち上げる
。
次にこのワード線が開かれると、これよりも−定時問罪
れてインバータ２３の出力であるセンスアンプイネーブ
ル信号ＳＡＥがＨＩＩになり、前記センスアンプの動作
が開始される。他方、上記信号ＳＡＥがＨＩＩになった
後の時刻ｔ３において、ナントゲート２４と３個のイン
バータ２５ないし２７からなるパルス発生手段により信
号Ｎ３として一定パルス幅のＬ゛°のパルス信号が生成
される。一方、時刻ｔ１以前では信号ＮＷＬ及び信号Ｗ
Ｅ共に″“Ｌ １１であり、ナントゲート２４の出力信
号Ｎ３が゛Ｈパであるため、信号ラッチ／通過制御回路
３０内のナントゲート２Ｂ、２９の出力信号Ｎ４、Ｎ５
はそれぞれ“Ｌ′′、“ＨＩＩである。そしてこの後、
信＠ＷＥが“Ｈ″に立上がってもこの状態は変化しない
。この状態で上記のように信号Ｎ３がＬ １１になると
、信号ラッチ／通過制御回路３０内のナントゲート２８
の出力信号Ｎ４が“ＨＩＩに立上がる。
れてインバータ２３の出力であるセンスアンプイネーブ
ル信号ＳＡＥがＨＩＩになり、前記センスアンプの動作
が開始される。他方、上記信号ＳＡＥがＨＩＩになった
後の時刻ｔ３において、ナントゲート２４と３個のイン
バータ２５ないし２７からなるパルス発生手段により信
号Ｎ３として一定パルス幅のＬ゛°のパルス信号が生成
される。一方、時刻ｔ１以前では信号ＮＷＬ及び信号Ｗ
Ｅ共に″“Ｌ １１であり、ナントゲート２４の出力信
号Ｎ３が゛Ｈパであるため、信号ラッチ／通過制御回路
３０内のナントゲート２Ｂ、２９の出力信号Ｎ４、Ｎ５
はそれぞれ“Ｌ′′、“ＨＩＩである。そしてこの後、
信＠ＷＥが“Ｈ″に立上がってもこの状態は変化しない
。この状態で上記のように信号Ｎ３がＬ １１になると
、信号ラッチ／通過制御回路３０内のナントゲート２８
の出力信号Ｎ４が“ＨＩＩに立上がる。
このときライトイネーブル信号ＷＥは既にＨ″になって
いるので、ナントゲート２９の出力信号Ｎ５がＨＩＩか
らＬ″に変化する。従って、信号Ｎ４のＨ°′はこの信
号ラッチ／通過制御回路３０でラッチされ、その後も°
Ｈ°′に保たれる。これによりインバータ３２の出力信
号として得られる信号ＣＤＥは時刻ｔ３においてＨ″に
なり、これ以降“Ｈ″を保つ。従って、前記カラムデコ
ーダは動作状態を保つ。また制御回路３３によりワード
線駆動信号ＮＷＬの非活性化は行われない。すなわち、
ワード線は開かれたままになる。このような状態はライ
トイネーブル信号ＷＥがＬ″になる時刻ｔ５まで保たれ
、この時刻ｔ５で信号ＷＥがＬ″に下がるタイミングで
データが１き込まれる。
いるので、ナントゲート２９の出力信号Ｎ５がＨＩＩか
らＬ″に変化する。従って、信号Ｎ４のＨ°′はこの信
号ラッチ／通過制御回路３０でラッチされ、その後も°
Ｈ°′に保たれる。これによりインバータ３２の出力信
号として得られる信号ＣＤＥは時刻ｔ３においてＨ″に
なり、これ以降“Ｈ″を保つ。従って、前記カラムデコ
ーダは動作状態を保つ。また制御回路３３によりワード
線駆動信号ＮＷＬの非活性化は行われない。すなわち、
ワード線は開かれたままになる。このような状態はライ
トイネーブル信号ＷＥがＬ″になる時刻ｔ５まで保たれ
、この時刻ｔ５で信号ＷＥがＬ″に下がるタイミングで
データが１き込まれる。
他方、上記時刻ｔ５の前の時刻ｔ４おいて、図示しない
リフレッシュタイマーなどからリフレッシュ動作開始指
令信号Ｒ８ＥＴが出力されると、この信号Ｒ８ＥＴによ
りフリップフロップ１２がセットされてそのＱ出力信号
であるリフレッシュ動、作要求信号ＲＲＥＱが“Ｈ”に
なる。ところがノーマル動作要求信号ＮＲＥＱは先にＨ
ＴＴになっているため、調停回路１７の状態は変化せず
、インバータ２０の出力信号ＲＧＯは°゛Ｌ″のままで
あり、制御回路２１ではリフレッシュ用のワード線駆動
信号ＲＷＬの活性化は行われない。
リフレッシュタイマーなどからリフレッシュ動作開始指
令信号Ｒ８ＥＴが出力されると、この信号Ｒ８ＥＴによ
りフリップフロップ１２がセットされてそのＱ出力信号
であるリフレッシュ動、作要求信号ＲＲＥＱが“Ｈ”に
なる。ところがノーマル動作要求信号ＮＲＥＱは先にＨ
ＴＴになっているため、調停回路１７の状態は変化せず
、インバータ２０の出力信号ＲＧＯは°゛Ｌ″のままで
あり、制御回路２１ではリフレッシュ用のワード線駆動
信号ＲＷＬの活性化は行われない。
次に時刻ｔ５においてライトイネーブル信号ＷＥが“Ｌ
ＩＴになる。これにより信号ラッチ／通過制御回路３
０内のナントゲート２９の出力信号Ｎ５がＨＩＩになり
、さらにナントゲート２８の出力信号Ｎ４が“Ｌ Ｉｔ
になり、この優、信号ＣＤＥも“Ｌ ＩＩになる。これ
により前記カラムデコーダの動作が停止し、さらに制御
回路３３により、時刻ｔ６にワード線駆動信号ＮＷＬが
非活性化され、ワード線が閉じられる。ワード線が閉じ
られ、その信！ＮＷＬが°Ｌ″になると、図示しない制
御回路によりノーマル動作終了指令信号ＮＲ８Ｔが生成
される。そしてこの信号ＮＲ８Ｔによりフリップフロッ
プ１１及び１３がリセッ（−され、それぞれの出力信号
Ｎ１、Ｎ２がＨ°′になる。従って、ナントゲート１４
の出力信号ＮＲＥＱが“Ｌ″になり、その後、ノアゲー
ト１８の出力信号ＮＧＯが“Ｌ゛になる。他方、信号Ｎ
ＲＥ’Ｑが゛Ｌパになると、信号ＲＲＥＱはＨ°′で待
機しているため、ノアゲート１７の出力信号が“ＨＩＩ
になり、さらに信号ＲＧＯが“Ｈ”になる。このため、
制御回路２１によりリフレッシュ用のワード線駆動信号
ＲＷＬが活性化され、リレッシュ動作が開始される。
ＩＴになる。これにより信号ラッチ／通過制御回路３
０内のナントゲート２９の出力信号Ｎ５がＨＩＩになり
、さらにナントゲート２８の出力信号Ｎ４が“Ｌ Ｉｔ
になり、この優、信号ＣＤＥも“Ｌ ＩＩになる。これ
により前記カラムデコーダの動作が停止し、さらに制御
回路３３により、時刻ｔ６にワード線駆動信号ＮＷＬが
非活性化され、ワード線が閉じられる。ワード線が閉じ
られ、その信！ＮＷＬが°Ｌ″になると、図示しない制
御回路によりノーマル動作終了指令信号ＮＲ８Ｔが生成
される。そしてこの信号ＮＲ８Ｔによりフリップフロッ
プ１１及び１３がリセッ（−され、それぞれの出力信号
Ｎ１、Ｎ２がＨ°′になる。従って、ナントゲート１４
の出力信号ＮＲＥＱが“Ｌ″になり、その後、ノアゲー
ト１８の出力信号ＮＧＯが“Ｌ゛になる。他方、信号Ｎ
ＲＥ’Ｑが゛Ｌパになると、信号ＲＲＥＱはＨ°′で待
機しているため、ノアゲート１７の出力信号が“ＨＩＩ
になり、さらに信号ＲＧＯが“Ｈ”になる。このため、
制御回路２１によりリフレッシュ用のワード線駆動信号
ＲＷＬが活性化され、リレッシュ動作が開始される。
その後、時刻ｔ８において上記制御回路２１により信号
ＲＷＬが非活性化され、ワード線が閉じられる。そして
制御回路２１により前記リフレッシュ動作終了指令信号
ＲＲ８Ｔが生成される。これにより、フリップフロップ
１２がリセットされ、リフレッシュ動作要求信号ＲＲＥ
Ｑが°“Ｌ ＩＩになり、さらに信号ＲＧＯもＬ”にな
る。
ＲＷＬが非活性化され、ワード線が閉じられる。そして
制御回路２１により前記リフレッシュ動作終了指令信号
ＲＲ８Ｔが生成される。これにより、フリップフロップ
１２がリセットされ、リフレッシュ動作要求信号ＲＲＥ
Ｑが°“Ｌ ＩＩになり、さらに信号ＲＧＯもＬ”にな
る。
以上の動作はリフレッシュの要求がデータの書き込みが
開始されてから生成される場合である。
開始されてから生成される場合である。
ところが、これ以外の時刻でリフレッシュの要求が生成
されたとしても、リフレッシュ動作が挿入されるタイミ
ングが変わるだけで他は同様であり、データの書込み動
作及びリフレッシュ動作ともに正常に実行される。
されたとしても、リフレッシュ動作が挿入されるタイミ
ングが変わるだけで他は同様であり、データの書込み動
作及びリフレッシュ動作ともに正常に実行される。
上記のように書き込み動作期間では、該当するアドレス
に対応したワード線を書き込みサイクル期間中連続して
活性化し、書込みが終了した後にリフレッシュのために
ワード線を活性化してリフレッシュ動作を開始するよう
にしたので、データの゛書き込み時のサイクル時間は長
くならない。すなわち、次のアドレスを変化させるタイ
ミングは時刻ｔ６付近に設定することができ、前記第１
２図の時間ｔ（ＷＲ＞に相当するものは非常に小さくす
ることができる。
に対応したワード線を書き込みサイクル期間中連続して
活性化し、書込みが終了した後にリフレッシュのために
ワード線を活性化してリフレッシュ動作を開始するよう
にしたので、データの゛書き込み時のサイクル時間は長
くならない。すなわち、次のアドレスを変化させるタイ
ミングは時刻ｔ６付近に設定することができ、前記第１
２図の時間ｔ（ＷＲ＞に相当するものは非常に小さくす
ることができる。
第５図ないし第７図それぞれのタイミングチャートの動
作はリードモディファイライト（ＲｅａｄＭｏｄＨｙ
Ｗｒｉｔｅ）形式による種々の動作例を示すものである
。すなわち、一度データの読み出しを行ない、この読み
出しデータに基づきそのサイクル内にデータを同じメモ
リセルに再書き込みする場合のものである。そしてこの
場合にもチップイネーブル信号ＣＥとライトイネーブル
信号ＷＥとが入力される。なおリフレッシュ動作開始指
令信号Ｒ８ＥＴは図示していないが、この信号について
は上記の場合と同様に生成されることは明らかであるの
で省略している。
作はリードモディファイライト（ＲｅａｄＭｏｄＨｙ
Ｗｒｉｔｅ）形式による種々の動作例を示すものである
。すなわち、一度データの読み出しを行ない、この読み
出しデータに基づきそのサイクル内にデータを同じメモ
リセルに再書き込みする場合のものである。そしてこの
場合にもチップイネーブル信号ＣＥとライトイネーブル
信号ＷＥとが入力される。なおリフレッシュ動作開始指
令信号Ｒ８ＥＴは図示していないが、この信号について
は上記の場合と同様に生成されることは明らかであるの
で省略している。
まず第５図において、時刻ｔ１にチップイネーブル信号
Ｗがイネーブル、すなわち“Ｌ″になる。これにより図
示しない制御回路により前記ノーマル動作開始指令信＠
Ｎ５ＥＴが生成され、さらにこの信号Ｎ５ＥＴによりフ
リップフロップ１１がセットされ、そのζ出力信号Ｎ１
が“Ｌ ＩＩになる。このときフリップフロップ１３は
リセット状態にされており、そのζ出力信号Ｎ２は“Ｈ
”になっているので、ナントゲート１４の出力信号であ
るノーマル動作要求信号ＮＲＥＱがＨ″になる。
Ｗがイネーブル、すなわち“Ｌ″になる。これにより図
示しない制御回路により前記ノーマル動作開始指令信＠
Ｎ５ＥＴが生成され、さらにこの信号Ｎ５ＥＴによりフ
リップフロップ１１がセットされ、そのζ出力信号Ｎ１
が“Ｌ ＩＩになる。このときフリップフロップ１３は
リセット状態にされており、そのζ出力信号Ｎ２は“Ｈ
”になっているので、ナントゲート１４の出力信号であ
るノーマル動作要求信号ＮＲＥＱがＨ″になる。
これによりノアゲート１８の出力信号として得られる信
号ＮＧＯも“ＨＩＩになる。この信号ＮＧＯが供給され
る制御回路１９は時刻ｔ２において、そのときのアドレ
ス入力信号に対応した通常動作用のワード線駆動信号Ｎ
ＷＬを活性化し、“Ｈｏｏに立ち上げる。
号ＮＧＯも“ＨＩＩになる。この信号ＮＧＯが供給され
る制御回路１９は時刻ｔ２において、そのときのアドレ
ス入力信号に対応した通常動作用のワード線駆動信号Ｎ
ＷＬを活性化し、“Ｈｏｏに立ち上げる。
上記ワード線が開かれると、前記と同様にこれより一定
時間遅れてセンスアンプイネーブル信号ＳＡＥが“ＨＩ
ｔになり、前記センスアンプの動作が開始される。他方
、上記信号ＳＡＥがＨ″になった後に、前記と同様にナ
ントゲート２４で一定パルス幅の“Ｌ ＩＩのパルス信
＠Ｎ３が生成される。
時間遅れてセンスアンプイネーブル信号ＳＡＥが“ＨＩ
ｔになり、前記センスアンプの動作が開始される。他方
、上記信号ＳＡＥがＨ″になった後に、前記と同様にナ
ントゲート２４で一定パルス幅の“Ｌ ＩＩのパルス信
＠Ｎ３が生成される。
次に時刻ｔ３にライトイネーブル信号ＷＥが”Ｈ”にな
ると、信号ラッチ／通過制御回路３０内のナントゲート
２９の出力信号Ｎ５が“Ｌ′′になるので、信号Ｎ３が
′Ｌ″からＨ゛′に戻った後も、この回路３０内のナン
トゲート２８の出力信号Ｎ４は１１ ＨＩＴを保ち続け
る。従って、信号ＣＤＥは時刻ｔ３の後にも″ＨＩＩを
保ち続け、前記カラムデコーダは動作状態を保つ。しか
も制御回路３３によるワード線の非活性化は行なわれず
、信号ＮＷＬはＩＩ Ｈ１１のままにされる。
ると、信号ラッチ／通過制御回路３０内のナントゲート
２９の出力信号Ｎ５が“Ｌ′′になるので、信号Ｎ３が
′Ｌ″からＨ゛′に戻った後も、この回路３０内のナン
トゲート２８の出力信号Ｎ４は１１ ＨＩＴを保ち続け
る。従って、信号ＣＤＥは時刻ｔ３の後にも″ＨＩＩを
保ち続け、前記カラムデコーダは動作状態を保つ。しか
も制御回路３３によるワード線の非活性化は行なわれず
、信号ＮＷＬはＩＩ Ｈ１１のままにされる。
この後の時刻ｔ４おいてライトイネーブル信号ＷＥがＬ
′′になるまで信＠Ｎ４と信号ＣＤＥとは“Ｈｏｏを保
ち続け、信号ＷＥが“Ｌ″になるタイミングでその時の
入力データが前記メモリセルに書き込まれる。そしてこ
の侵の動作は前記第４図の場合と同様である。
′′になるまで信＠Ｎ４と信号ＣＤＥとは“Ｈｏｏを保
ち続け、信号ＷＥが“Ｌ″になるタイミングでその時の
入力データが前記メモリセルに書き込まれる。そしてこ
の侵の動作は前記第４図の場合と同様である。
第６図の動作の場合、ライトイネーブル信号ＷＥが入力
されるタイミングが変わり、時刻ｔ１でチップイネーブ
ル信号ＣＥが゛Ｌパになり、この後、ワード線駆動信号
ＮＷＬ及カラムデコードイネーブル信号ＣＤＥがパルス
的に駆動される。
されるタイミングが変わり、時刻ｔ１でチップイネーブ
ル信号ＣＥが゛Ｌパになり、この後、ワード線駆動信号
ＮＷＬ及カラムデコードイネーブル信号ＣＤＥがパルス
的に駆動される。
この後、時刻ｔ３で制御回路３３により信号ＮＷＬが非
活性化されている。この時刻ｔ３ではさらに制御回路３
３によりノーマル動作終了指令信号ＮＲ８Ｔが生成され
、この信号ＮＲ８Ｔによりフリップフロップ１１及び１
３がリセットされ、それぞれの出力信号Ｎ１、Ｎ２がＨ
１１になる。従って、ナントゲート１４の出力信号ＮＲ
ＥＱは°Ｌ″になる。
活性化されている。この時刻ｔ３ではさらに制御回路３
３によりノーマル動作終了指令信号ＮＲ８Ｔが生成され
、この信号ＮＲ８Ｔによりフリップフロップ１１及び１
３がリセットされ、それぞれの出力信号Ｎ１、Ｎ２がＨ
１１になる。従って、ナントゲート１４の出力信号ＮＲ
ＥＱは°Ｌ″になる。
ここでもし、フリップフロップ１２が既にセットされて
おり、リフレッシュ動作要求信号ＲＲＥＱがＨＩＩにさ
れていれば、制御回路２１の制御に基づいてこの時刻か
らリフレッシュ動作が開始されることになる。
おり、リフレッシュ動作要求信号ＲＲＥＱがＨＩＩにさ
れていれば、制御回路２１の制御に基づいてこの時刻か
らリフレッシュ動作が開始されることになる。
次に時刻ｔ４でライトイネーブル信号ＷＥが“ＨＩＩに
なり、信号Ｎ２が“Ｌ″になることによって信号ＮＲＥ
Ｑが再び“Ｈｏｏになる。この後は第４図の場合と同様
な動作が行われ、時刻ｔ５においてデータが古き込まれ
ることになる。
なり、信号Ｎ２が“Ｌ″になることによって信号ＮＲＥ
Ｑが再び“Ｈｏｏになる。この後は第４図の場合と同様
な動作が行われ、時刻ｔ５においてデータが古き込まれ
ることになる。
第７図の動作の場合には、ライトイネーブル信号ＷＥが
°“Ｈ１１になるタイミングが時刻ｔ３であり、カラム
デコードイネーブル信号ＣＤＥがパルス的に駆動された
後であるが、信号Ｎ２は°゛Ｌ゛′になっているので、
ノーマル動作開始指令信号ＮＲＥＱは“Ｌ″にならない
点が第６図の場合と異なっている。この場合、もう一度
ワード線駆動信号ＮＷＬをＨ°°にするために制御回路
３３が信号ＮＲ５Ｔを生成し、ノアゲート１８にこの信
号ＮＲ８Ｔを入力して信号ＮＧＯをいったん“Ｌ″にリ
セットする必要がある。以降は第４図の場合と同様な動
作により、時刻ｔ４で信号ＷＥがＬ ＩＩに立ち下がる
タイミングでデータの書き込みが行われることになる。
°“Ｈ１１になるタイミングが時刻ｔ３であり、カラム
デコードイネーブル信号ＣＤＥがパルス的に駆動された
後であるが、信号Ｎ２は°゛Ｌ゛′になっているので、
ノーマル動作開始指令信号ＮＲＥＱは“Ｌ″にならない
点が第６図の場合と異なっている。この場合、もう一度
ワード線駆動信号ＮＷＬをＨ°°にするために制御回路
３３が信号ＮＲ５Ｔを生成し、ノアゲート１８にこの信
号ＮＲ８Ｔを入力して信号ＮＧＯをいったん“Ｌ″にリ
セットする必要がある。以降は第４図の場合と同様な動
作により、時刻ｔ４で信号ＷＥがＬ ＩＩに立ち下がる
タイミングでデータの書き込みが行われることになる。
以上のようにリードモディファイライト形式による動作
の場合にも、書き込み動作期間では、該当するアドレス
に対応したワード線を書き込みサイクル期間中連続して
活性化し、その期間にリフレッシュ動作の要求があった
場合には、書込みが終了した後にリフレッシュのために
ワード線を活性化してリフレッシュ動作を開始するよう
にしたので、データの書き込み時のサイクル時間は読み
出しサイクルと同様にすることができ、従来のように長
くはならない。また全てのデータ書き込みタイミングに
対してデータの膳き込みを正常に行なうことができる。
の場合にも、書き込み動作期間では、該当するアドレス
に対応したワード線を書き込みサイクル期間中連続して
活性化し、その期間にリフレッシュ動作の要求があった
場合には、書込みが終了した後にリフレッシュのために
ワード線を活性化してリフレッシュ動作を開始するよう
にしたので、データの書き込み時のサイクル時間は読み
出しサイクルと同様にすることができ、従来のように長
くはならない。また全てのデータ書き込みタイミングに
対してデータの膳き込みを正常に行なうことができる。
第８図はこの発明の伯の実施例による構成を示す回路図
である。この実施例回路が上記第３図の実施例回路と異
なっている点は、前記フリップフロップ１３とナントゲ
ート１４とが省略され、新たにオアゲート３４が設けら
れていることである。そしてこのオアゲート３４には前
記ノーマル動作開始指令信号Ｎ５ＥＴ及びライトイネー
ブル信号ＷＥが供給され、このオアゲート３４の出力信
号が前記フリップフロップ１１にセット入力信号として
供給され、さらにこのフリップフロップ１１のＱ出力信
号が前記ノーマル動作要求信号ＮＲＥＱとして調停回路
１１に供給されるようになっている。
である。この実施例回路が上記第３図の実施例回路と異
なっている点は、前記フリップフロップ１３とナントゲ
ート１４とが省略され、新たにオアゲート３４が設けら
れていることである。そしてこのオアゲート３４には前
記ノーマル動作開始指令信号Ｎ５ＥＴ及びライトイネー
ブル信号ＷＥが供給され、このオアゲート３４の出力信
号が前記フリップフロップ１１にセット入力信号として
供給され、さらにこのフリップフロップ１１のＱ出力信
号が前記ノーマル動作要求信号ＮＲＥＱとして調停回路
１１に供給されるようになっている。
上記第４図ないし第７図のタイミングチャートではそれ
ぞれ、ノーマル動作開始指令信号Ｎ５ＥＴが生成された
後では必ずノーマル動作要求信号ＮＲＥＱが゛１゛ルベ
ルにされ、また第６図のタイミングではライトイネーブ
ル信号ＷＥが生成された後にノーマル動作要求信号ＮＲ
ＥＱが再度“ＨＩＴにされている。従って、前記フリッ
プフロップ１３を設ける代りに、この実施例回路のよう
にオアゲート３４に信号Ｎ５ＥＴ及び信号ＷＥを並列に
供給し、このオアゲート３４の出力信号で前記フリップ
フロップ１１をセットするようにしてもよいことは明ら
かである。
ぞれ、ノーマル動作開始指令信号Ｎ５ＥＴが生成された
後では必ずノーマル動作要求信号ＮＲＥＱが゛１゛ルベ
ルにされ、また第６図のタイミングではライトイネーブ
ル信号ＷＥが生成された後にノーマル動作要求信号ＮＲ
ＥＱが再度“ＨＩＴにされている。従って、前記フリッ
プフロップ１３を設ける代りに、この実施例回路のよう
にオアゲート３４に信号Ｎ５ＥＴ及び信号ＷＥを並列に
供給し、このオアゲート３４の出力信号で前記フリップ
フロップ１１をセットするようにしてもよいことは明ら
かである。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では前記第９図中のカラムデコーダ５４の動
作をカラムデコーダイネーブル信号ＣＤＥを用いて制御
する場合について説明したが、これはこのような信号を
使用せずにカラムアドレス信号のみによって制御するよ
うな半導体記憶装置にこの発明を実施することも可能で
ある。
種々の変形が可能であることはいうまでもない。例えば
上記実施例では前記第９図中のカラムデコーダ５４の動
作をカラムデコーダイネーブル信号ＣＤＥを用いて制御
する場合について説明したが、これはこのような信号を
使用せずにカラムアドレス信号のみによって制御するよ
うな半導体記憶装置にこの発明を実施することも可能で
ある。
［発明の効果］
以上説明したようにこの発明によれば、読み出し、書き
込みサイクル期間内に記憶データのリフレッシュ動作を
時間並列的に行なうようにした半導体記憶装置において
、サイクル時間を長くすることなしにデータの書き込み
動作が行なえる半導体記憶装置の制御回路を提供するこ
とができる。
込みサイクル期間内に記憶データのリフレッシュ動作を
時間並列的に行なうようにした半導体記憶装置において
、サイクル時間を長くすることなしにデータの書き込み
動作が行なえる半導体記憶装置の制御回路を提供するこ
とができる。
第１図及び第２図はそれぞれこの発明の実施例回路にお
ける概略的な動作を示すタイミングチャート、第３図は
この発明の一実施例の構成を示す回路図、第４図ないし
第７図はそれぞれ上記実施例回路の異なる動作の詳細な
タイミングチャート、第８図はこの発明の他の実施例の
構成を示す回路図、第９図は一般的なダイナミック型半
導体記憶装置の概略的な構成図、第１０図はその動作の
一例を示すタイミングチャート、第１１図は従来の制御
回路の構成図、第１２図はそのタイミングチャートであ
る。 １１、１２．１３・・・フリップフロップ、１４．２４
・・・ナンドゲート、１７・・・調停回路、１８・・・
ノアゲート、１９゜２１．３３・・・制御回路、３０・
・・信号ラッチ／通過制御回路、３４・・・オアゲート
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 Ｎ５ＥＴ １ 藝 第６図 第７図 第９図 ＡＤＤ 第１０図 第１１図
ける概略的な動作を示すタイミングチャート、第３図は
この発明の一実施例の構成を示す回路図、第４図ないし
第７図はそれぞれ上記実施例回路の異なる動作の詳細な
タイミングチャート、第８図はこの発明の他の実施例の
構成を示す回路図、第９図は一般的なダイナミック型半
導体記憶装置の概略的な構成図、第１０図はその動作の
一例を示すタイミングチャート、第１１図は従来の制御
回路の構成図、第１２図はそのタイミングチャートであ
る。 １１、１２．１３・・・フリップフロップ、１４．２４
・・・ナンドゲート、１７・・・調停回路、１８・・・
ノアゲート、１９゜２１．３３・・・制御回路、３０・
・・信号ラッチ／通過制御回路、３４・・・オアゲート
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 Ｎ５ＥＴ １ 藝 第６図 第７図 第９図 ＡＤＤ 第１０図 第１１図
Claims (4)
- （１）読み出し、書き込みサイクル期間内に記憶データ
のリフレッシュ動作を時間並列的に行なうようにした半
導体記憶装置において、 読み出しサイクル期間では、該当するアドレスに対応し
たワード線を一定期間のみ活性化する手段と、 書き込みサイクル期間では、該当するアドレスに対応し
たワード線を書き込みサイクル期間中連続して活性化す
る手段と を具備したことを特徴とする半導体記憶装置の制御回路
。 - （２）読み出し、書き込みサイクル期間内に記憶データ
のリフレッシュ動作を時間並列的に行なうようにした半
導体記憶装置において、 記憶データの読み出し要求の発生時及びデータの書き込
み要求の発生時のそれぞれに、該当するアドレスに対応
したワード線の活性化を制御するための通常動作要求信
号を生成する第１の信号生成手段と、 データリフレッシュ要求の発生時に、該当するアドレス
に対応したワード線の活性化を制御するためのリフレッ
シュ動作要求信号を生成する第２の信号生成手段と、 上記通常動作要求信号とリフレッシュ動作要求信号との
調停を行ない両信号を切換えて出力する信号調停手段と
、 上記信号調停手段から出力される通常動作要求信号及び
記憶データの読み出し要求の発生が取下げられたことを
検出した信号に応じて記憶データの読み出しもしくはデ
ータの書き込みのためのワード線駆動信号の活性化を制
御する第１のワード線制御手段と、 上記信号調停手段から出力されるリフレッシュ動作要求
信号に応じてリフレッシュのためのワード線駆動信号の
活性化及び非活性化を制御する第２のワード線制御手段
と、 データの書き込み要求の発生時には上記第１のワード線
制御手段により活性化されたワード線駆動信号をラッチ
して出力し、データの書き込み要求の非発生時にはこの
ワード線駆動信号を通過させて出力する信号ラッチ／通
過制御手段と、上記信号ラッチ／通過制御手段の出力信
号に応じて、上記第１のワード線制御手段で活性化され
たワード線駆動信号の非活性化を制御する第３のワード
線制御手段と を具備したことを特徴とする半導体記憶装置の制御回路
。 - （３）前記第１のワード線制御手段により活性化される
ワード線駆動信号に応じて、メモリセルの記憶データの
センスを行なうデータセンスアンプの動作が開始される
ように構成されている特許請求の範囲第２項に記載の半
導体記憶装置の制御回路。 - （４）前記信号ラッチ／通過制御手段の出力信号に応じ
て、メモリセルの選択を行なうカラムデコーダの動作が
開始されるように構成されている特許請求の範囲第２項
に記載の半導体記憶装置の制御回路。
Priority Applications (5)
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|---|---|---|---|
| JP61030139A JPS62188095A (ja) | 1986-02-14 | 1986-02-14 | 半導体記憶装置の制御回路 |
| EP87101941A EP0237785B1 (en) | 1986-02-14 | 1987-02-12 | Dynamic read/write memory with improved refreshing operation |
| DE87101941T DE3787187T2 (de) | 1986-02-14 | 1987-02-12 | Dynamischer Lese-Schreibspeicher mit Auffrischwirkung. |
| KR1019870001199A KR910002499B1 (ko) | 1986-02-14 | 1987-02-13 | 반도체 기억장치 |
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|---|---|---|---|
| JP61030139A JPS62188095A (ja) | 1986-02-14 | 1986-02-14 | 半導体記憶装置の制御回路 |
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|---|---|
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| EP (1) | EP0237785B1 (ja) |
| JP (1) | JPS62188095A (ja) |
| KR (1) | KR910002499B1 (ja) |
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