JPH059943B2 - - Google Patents
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- JPH059943B2 JPH059943B2 JP57230990A JP23099082A JPH059943B2 JP H059943 B2 JPH059943 B2 JP H059943B2 JP 57230990 A JP57230990 A JP 57230990A JP 23099082 A JP23099082 A JP 23099082A JP H059943 B2 JPH059943 B2 JP H059943B2
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- JP
- Japan
- Prior art keywords
- region
- substrate
- integrated circuit
- current
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に改良され
た入力回路を有する半導体集積回路に関する。
た入力回路を有する半導体集積回路に関する。
基板内に多数の素子を有する集積回路（IC）
において、各素子の動作電位は基板を基準ないし
接地電位として設計される。基板電位の変動や基
板内での予期しない電荷移動は以下の理由により
極力避ける必要がある。集積回路の入出力端子は
通常基板内に形成された保護抵抗を介して基板内
素子に接続される。たとえばＰ基板にＮチヤンネ
ル素子を集積したICはＮ型領域で形成した保護
抵抗を負にバイアスすると保護抵抗と基板間が順
バイアスされ、基板内に電子が注入される。この
電子が他の素子のチヤンネル又はキヤパシタ領域
へ流れ込むと、本来０であるべき信号が１になつ
たりし誤動作を起す。従つて、金属（導電体）−
絶縁体−半導体（MIS）構造を有する集積回路で
は入力端子からのキヤリア注入は極力避けなけれ
ばならない。つまり集積回路内の全動作領域が基
板に対して順バイアスとならないように定格動作
条件が定められている。集積回路内の素子が基板
とPN接合ないしは空乏層で電気的に分離されて
いるための制約である。基板に対して順バイアス
の定格電圧は通常0.3V特殊のものでも0.5V以下
である。
において、各素子の動作電位は基板を基準ないし
接地電位として設計される。基板電位の変動や基
板内での予期しない電荷移動は以下の理由により
極力避ける必要がある。集積回路の入出力端子は
通常基板内に形成された保護抵抗を介して基板内
素子に接続される。たとえばＰ基板にＮチヤンネ
ル素子を集積したICはＮ型領域で形成した保護
抵抗を負にバイアスすると保護抵抗と基板間が順
バイアスされ、基板内に電子が注入される。この
電子が他の素子のチヤンネル又はキヤパシタ領域
へ流れ込むと、本来０であるべき信号が１になつ
たりし誤動作を起す。従つて、金属（導電体）−
絶縁体−半導体（MIS）構造を有する集積回路で
は入力端子からのキヤリア注入は極力避けなけれ
ばならない。つまり集積回路内の全動作領域が基
板に対して順バイアスとならないように定格動作
条件が定められている。集積回路内の素子が基板
とPN接合ないしは空乏層で電気的に分離されて
いるための制約である。基板に対して順バイアス
の定格電圧は通常0.3V特殊のものでも0.5V以下
である。
しかしゼロクロス検出器やセラミツク発振回路
等の需要が増し、Ｉ／Ｏのオーバードライブ／オ
ーバーシユートの問題も増加している。これらは
従来技術では１チツプ上では解決できないので集
積回路外部にクランプダイオードや順電流制限抵
抗を付加すること等で対処されている。システム
全体としては、部品点数が増加、製造コストの増
大、回路基盤の占有面積の増大につながるため、
集積回路基板内で基板に対して順バイアスとなる
電圧信号を処理することのできる技術が望まれて
いる。
等の需要が増し、Ｉ／Ｏのオーバードライブ／オ
ーバーシユートの問題も増加している。これらは
従来技術では１チツプ上では解決できないので集
積回路外部にクランプダイオードや順電流制限抵
抗を付加すること等で対処されている。システム
全体としては、部品点数が増加、製造コストの増
大、回路基盤の占有面積の増大につながるため、
集積回路基板内で基板に対して順バイアスとなる
電圧信号を処理することのできる技術が望まれて
いる。
本発明は基板に対して順バイアスとなる電圧が
端子に印加されても正常に機能する集積回路を提
供することを目的とする。
端子に印加されても正常に機能する集積回路を提
供することを目的とする。
本発明の１特徴によれば入力端子が基板に対し
て順バイアスとなる入力端子から基板内に注入さ
れるキヤリアの大部分がそのまま電源ラインに吸
収される。基板電流は強制的にきわめて小さな値
に抑えられ、他の素子に与える影響が防止され
る。
て順バイアスとなる入力端子から基板内に注入さ
れるキヤリアの大部分がそのまま電源ラインに吸
収される。基板電流は強制的にきわめて小さな値
に抑えられ、他の素子に与える影響が防止され
る。
本発明の１実施例によればバイポーラトランジ
スタが入力端子と電源ライン間に接続され、入力
端子から基板に注入されるエミツタ電流の大部分
はコレクタ電流として電源ラインに吸収される。
スタが入力端子と電源ライン間に接続され、入力
端子から基板に注入されるエミツタ電流の大部分
はコレクタ電流として電源ラインに吸収される。
以下、図面に沿つて説明する。本発明の実施例
を説明する前に従来技術を簡単に説明する。第１
Ａ図、第１Ｂ図に従来のＰチヤンネルMOS−IC
の一部を示す。入力パツド１に引火された入力電
圧VINは保護抵抗Ｒを介して入力MOSトランジス
タM1のゲートに印加される。８，９は電源電圧、
接地電圧のパツドである。MOSトランジスタM1
と負荷２との接続点からは反転出力VOUTが出力
される。IC基板の他の部分には、ダイナミツク
RAMのアドレス回路の如きVSS端子を含む駆動
回路３に接続されたMOSトランジスタM2と
MOSキヤパシタC2が形成されている。１メモリ
素子分のみを示すが他にも多くの素子が形成され
ている。保護抵抗Ｒ、MOSトランジスタM1，
M2のソースおよびドレイン領域はN-基板１１内
のP+拡散領域１３，１５，１６，１７，１８で
形成されている。これらのP+領域はN-基板と
P+N-ダイオードを形成し、逆バイアス（負電
圧）にされている間は基板と分離されている。ダ
イオードの陽極であるP+領域に順（正）電圧を
印加すれば、当然電流が流れる。つまり入力パツ
ド１の入力電圧VINが基板１１に対して正電位に
なると、保護抵抗Ｒから基板１１に対して寄生ダ
イオードＤを介して基板電流IBが流れる。P+N-
ダイオードなので電流IBはほとんどP+領域１３か
らN-基板１１への正孔電流で形成される。注入
された正孔は基板１１内に拡がる。ところが、
MOSキヤパシタC2では電極下の空乏領域もしく
は反転領域１９に正孔が蓄積されて情報をストア
している。正孔の有無が情報の「１」「０」に対
応する。このキヤパシタC2まで注入された正孔
が流れてくると電極の負バイアスによつてC2に
補獲される。その結果キヤパシタC2が充電され
ることとなり情報が破壊されてしまう。このよう
に保護抵抗の寄生ダイオードを介して基板に注入
電流が流れるとICの誤動作を起す。
を説明する前に従来技術を簡単に説明する。第１
Ａ図、第１Ｂ図に従来のＰチヤンネルMOS−IC
の一部を示す。入力パツド１に引火された入力電
圧VINは保護抵抗Ｒを介して入力MOSトランジス
タM1のゲートに印加される。８，９は電源電圧、
接地電圧のパツドである。MOSトランジスタM1
と負荷２との接続点からは反転出力VOUTが出力
される。IC基板の他の部分には、ダイナミツク
RAMのアドレス回路の如きVSS端子を含む駆動
回路３に接続されたMOSトランジスタM2と
MOSキヤパシタC2が形成されている。１メモリ
素子分のみを示すが他にも多くの素子が形成され
ている。保護抵抗Ｒ、MOSトランジスタM1，
M2のソースおよびドレイン領域はN-基板１１内
のP+拡散領域１３，１５，１６，１７，１８で
形成されている。これらのP+領域はN-基板と
P+N-ダイオードを形成し、逆バイアス（負電
圧）にされている間は基板と分離されている。ダ
イオードの陽極であるP+領域に順（正）電圧を
印加すれば、当然電流が流れる。つまり入力パツ
ド１の入力電圧VINが基板１１に対して正電位に
なると、保護抵抗Ｒから基板１１に対して寄生ダ
イオードＤを介して基板電流IBが流れる。P+N-
ダイオードなので電流IBはほとんどP+領域１３か
らN-基板１１への正孔電流で形成される。注入
された正孔は基板１１内に拡がる。ところが、
MOSキヤパシタC2では電極下の空乏領域もしく
は反転領域１９に正孔が蓄積されて情報をストア
している。正孔の有無が情報の「１」「０」に対
応する。このキヤパシタC2まで注入された正孔
が流れてくると電極の負バイアスによつてC2に
補獲される。その結果キヤパシタC2が充電され
ることとなり情報が破壊されてしまう。このよう
に保護抵抗の寄生ダイオードを介して基板に注入
電流が流れるとICの誤動作を起す。
さらに、基板が接地されている場合、基板は接
地電位にあるものとしてICの設計がされる。基
板電流特に基板の横方向に流れる電流は基板の抵
抗分布に基づいて基板電位を変動させる。基板電
位の変動は雑音となつて種々の誤動作の原因とな
る。
地電位にあるものとしてICの設計がされる。基
板電流特に基板の横方向に流れる電流は基板の抵
抗分布に基づいて基板電位を変動させる。基板電
位の変動は雑音となつて種々の誤動作の原因とな
る。
第２Ａ図、第２Ｂ図には他の従来例を示す。
N-基板の場合を示すがこれに限らないことは自
明であろう。第１Ａ図、第１Ｂ図と同一符号の部
分は第１Ａ図、第１Ｂ図のもの同様の部分であ
る。
N-基板の場合を示すがこれに限らないことは自
明であろう。第１Ａ図、第１Ｂ図と同一符号の部
分は第１Ａ図、第１Ｂ図のもの同様の部分であ
る。
P+拡散領域１３はMOSトランジスタM1のゲー
トを静電破壊等から保護するためのシート抵抗
R1を形成する。第１Ａ図、第１Ｂ図に示す抵抗
Ｒ同様のものである。拡散領域１３の近傍に他の
P+拡散領域１４が形成される。P+領域１３，１
４はそれぞれ入力パツド１、電源電圧パツド８に
接続される。P+領域１３と１４との間にはさま
れた基板１１の領域１２は好ましくは少数キヤリ
アの拡散長のほぼ３倍以下の長さを有する。すな
わちP+領域１３N-領域１２、P+領域１４がPNP
ラテラルバイポーラトランジスタのエミツタ、ベ
ース、コレクタを形成する。P+領域１４のP+領
域１３と対面する側から電源（−VDD）ラインに
接続する所までの間の抵抗R2はラテラルトラン
ジスタの負荷抵抗となりコレクタ電流を制限する
働きをする。抵抗R2は別に形成してもよい。又
P+領域１４を図中１４′で示すようにエミツタと
なるP+領域１３を囲むように配置するとコレク
タに面していない部分からのキヤリアの逃げがな
くなり、キヤリア収集効率従つてラテラルバイポ
ーラトランジスタの増幅率βを高くできる。又ベ
ース巾となるN-領域１２の長さ、P+領域の不純
物密度に対するN-領域１２の不純物密度が小さ
いほどラテラルバイポーラトランジスタの増幅率
βを大きくすることができることは自明であろ
う。たとえば30以上の電流増幅率を得ることがで
きる。エミツタコレクタ間の耐圧不足ブレークダ
ウン等の問題を起さない限り電流増幅率は高いほ
ど好ましい。
トを静電破壊等から保護するためのシート抵抗
R1を形成する。第１Ａ図、第１Ｂ図に示す抵抗
Ｒ同様のものである。拡散領域１３の近傍に他の
P+拡散領域１４が形成される。P+領域１３，１
４はそれぞれ入力パツド１、電源電圧パツド８に
接続される。P+領域１３と１４との間にはさま
れた基板１１の領域１２は好ましくは少数キヤリ
アの拡散長のほぼ３倍以下の長さを有する。すな
わちP+領域１３N-領域１２、P+領域１４がPNP
ラテラルバイポーラトランジスタのエミツタ、ベ
ース、コレクタを形成する。P+領域１４のP+領
域１３と対面する側から電源（−VDD）ラインに
接続する所までの間の抵抗R2はラテラルトラン
ジスタの負荷抵抗となりコレクタ電流を制限する
働きをする。抵抗R2は別に形成してもよい。又
P+領域１４を図中１４′で示すようにエミツタと
なるP+領域１３を囲むように配置するとコレク
タに面していない部分からのキヤリアの逃げがな
くなり、キヤリア収集効率従つてラテラルバイポ
ーラトランジスタの増幅率βを高くできる。又ベ
ース巾となるN-領域１２の長さ、P+領域の不純
物密度に対するN-領域１２の不純物密度が小さ
いほどラテラルバイポーラトランジスタの増幅率
βを大きくすることができることは自明であろ
う。たとえば30以上の電流増幅率を得ることがで
きる。エミツタコレクタ間の耐圧不足ブレークダ
ウン等の問題を起さない限り電流増幅率は高いほ
ど好ましい。
P+領域１３はN-基板１１とP+N-接合を作り、
必然的に寄生ダイオードを形成している。トラン
ジスタ作用に関係しない寄生ダイオードを仮にＤ
とすると、P+領域１４，１４′と対面している部
分はトランジスタとして働くのでダイオードＤの
主たる部分はP+領域１３と基板下面とにはさま
れている部分で形成される。従つてたとえ同レベ
ルのダイオード電流が第１Ａ図と第２Ａ図の回路
で流れたとしても、基板の他の部分に行きつくキ
ヤリア数は第２Ｂ図の場合の方が少ない。以下こ
のダイオードＤもトランジスタＱの一部であると
して解析する。
必然的に寄生ダイオードを形成している。トラン
ジスタ作用に関係しない寄生ダイオードを仮にＤ
とすると、P+領域１４，１４′と対面している部
分はトランジスタとして働くのでダイオードＤの
主たる部分はP+領域１３と基板下面とにはさま
れている部分で形成される。従つてたとえ同レベ
ルのダイオード電流が第１Ａ図と第２Ａ図の回路
で流れたとしても、基板の他の部分に行きつくキ
ヤリア数は第２Ｂ図の場合の方が少ない。以下こ
のダイオードＤもトランジスタＱの一部であると
して解析する。
今入力パツド１に基板１１に対して順バイアス
となる電圧が引火されたとすると、エミツタ・ベ
ース間が順バイアスされて順電流IEがPNPトラン
ジスタＱのエミツタに流れる。P+領域１３，１
４、N-領域１１，１２で形成するPNPトランジ
スタの電流増幅率をβとすると β・IB＝IC、IE＝IB＋IC ∴IB＝IE／（１＋β） となる。但しIB、ICはベース電流、コレクタ電流
である。IB従つてP+領域１３から基板への注入電
流はP+領域１３からの全注入電流IEの１／（１＋
β）倍となる。β＝30とすると、第１Ａ，１Ｂ図
の場合と較べ基板電流は約1/30になる。従つて
IC基板の他の部分へ流れるキヤリアの量もきわ
めて小さくなり、IC動作へ悪影響を大巾に軽減
することができる。別の言い方をすれば全注入電
流IEの大部分IC＝IEβ／（１＋β）をトランジス
タＱのコレクタを介して−VDDの電源ラインに吸
収させることができる。上述のようにPNPトラ
ンジスタＱのベース電流IBは第１Ａ図のダイオー
ド電流IBより局所化できるのでIC基板の他の部分
に与える影響はさらに小さくできる。
となる電圧が引火されたとすると、エミツタ・ベ
ース間が順バイアスされて順電流IEがPNPトラン
ジスタＱのエミツタに流れる。P+領域１３，１
４、N-領域１１，１２で形成するPNPトランジ
スタの電流増幅率をβとすると β・IB＝IC、IE＝IB＋IC ∴IB＝IE／（１＋β） となる。但しIB、ICはベース電流、コレクタ電流
である。IB従つてP+領域１３から基板への注入電
流はP+領域１３からの全注入電流IEの１／（１＋
β）倍となる。β＝30とすると、第１Ａ，１Ｂ図
の場合と較べ基板電流は約1/30になる。従つて
IC基板の他の部分へ流れるキヤリアの量もきわ
めて小さくなり、IC動作へ悪影響を大巾に軽減
することができる。別の言い方をすれば全注入電
流IEの大部分IC＝IEβ／（１＋β）をトランジス
タＱのコレクタを介して−VDDの電源ラインに吸
収させることができる。上述のようにPNPトラ
ンジスタＱのベース電流IBは第１Ａ図のダイオー
ド電流IBより局所化できるのでIC基板の他の部分
に与える影響はさらに小さくできる。
上述したラテラルPNP構造は同一基板上のＰ
チヤンネルMOSトランジスタのソースないしド
レイン１５，１６，１７を形成する拡散工程で同
時に作ることができる。従つて製造プロセス上も
特別なマスクや工程を必要とせず製造コストを上
げることなく実施できる。
チヤンネルMOSトランジスタのソースないしド
レイン１５，１６，１７を形成する拡散工程で同
時に作ることができる。従つて製造プロセス上も
特別なマスクや工程を必要とせず製造コストを上
げることなく実施できる。
なお、第２Ｂ図のメモリ素子はドレイン拡散１
８のないものを示したが、IC内の他の素子は第
１Ｂ図、第２Ｂ図に例示するものに限られないこ
とも自明であろう。ダイナミツク動作をする素子
特にMOSキヤパシタに電荷を蓄積してダイナミ
ツク動作をする素子は少数キヤリアの流入で誤動
作をし易いので、上述したような基板電流の減少
が有効である。PMOS ICで説明したがNMOS
IC、CMOS IC等でも同様の効果がある。基板導
電型に従つて導電型を変えることは自明であろ
う。入力端子のみについて述べたが外部と接続さ
れるすべての入出力端子に適用できることも自明
であろう。
８のないものを示したが、IC内の他の素子は第
１Ｂ図、第２Ｂ図に例示するものに限られないこ
とも自明であろう。ダイナミツク動作をする素子
特にMOSキヤパシタに電荷を蓄積してダイナミ
ツク動作をする素子は少数キヤリアの流入で誤動
作をし易いので、上述したような基板電流の減少
が有効である。PMOS ICで説明したがNMOS
IC、CMOS IC等でも同様の効果がある。基板導
電型に従つて導電型を変えることは自明であろ
う。入力端子のみについて述べたが外部と接続さ
れるすべての入出力端子に適用できることも自明
であろう。
IC基板の他の部分に与える影響をさらに減少
させるこのできる本発明の実施例を第３図に示
す。入力パツド１に接続されエミツタとなるP+
領域１３を囲んで電源ライン（−VDD）に接続さ
れたコレクタ領域となるP+領域１４、さらにそ
の外側を囲んでガードリングとなるN+領域２０
が配置されている。N+領域２０は接地ライン
（VSS）に金属電極で短絡されている。トランジス
タ部分から外へ拡散しようとするベース電流IBを
局所化し、IC基板内に広く拡散する前にN+領域
２０を介して接地ラインVSSに吸収することがで
きる。このようにすればより効果的な保護が行な
える。
させるこのできる本発明の実施例を第３図に示
す。入力パツド１に接続されエミツタとなるP+
領域１３を囲んで電源ライン（−VDD）に接続さ
れたコレクタ領域となるP+領域１４、さらにそ
の外側を囲んでガードリングとなるN+領域２０
が配置されている。N+領域２０は接地ライン
（VSS）に金属電極で短絡されている。トランジス
タ部分から外へ拡散しようとするベース電流IBを
局所化し、IC基板内に広く拡散する前にN+領域
２０を介して接地ラインVSSに吸収することがで
きる。このようにすればより効果的な保護が行な
える。
以上述べたように本発明によれば以下の利点を
得ることができる。
得ることができる。
(1) 外部保護回路（外部部品点数）をなくするこ
とが出来るのでコスト、回路基盤の小型化等の
面で改善出来る。
とが出来るのでコスト、回路基盤の小型化等の
面で改善出来る。
(2) 従来の仕様より広範囲な入出力のスイング
巾、オーバードライブないしオーバーシユート
を保証出来る。従つて、より変化に富んだ利用
が可能になるなどの利点が大きい。
巾、オーバードライブないしオーバーシユート
を保証出来る。従つて、より変化に富んだ利用
が可能になるなどの利点が大きい。
(3) ボンデイングパツド周辺の不使用面積を利用
してレイアウト出来るのでICのバー寸法が増
大する等の問題はない。
してレイアウト出来るのでICのバー寸法が増
大する等の問題はない。
(4) 製造プロセス的にMOSトランジスタのソー
ス・ドレインと同時にラテラルバイポートラン
ジスタを形成出来るので特別なマスクや製造工
程を必要としない。
ス・ドレインと同時にラテラルバイポートラン
ジスタを形成出来るので特別なマスクや製造工
程を必要としない。
第１Ａ図、第１Ｂ図は従来技術を説明するため
の部分回路図、断面図、第２Ａ図、第２Ｂ図は他
の従来技術を説明するための集積回路の部分回路
図と部分断面図、第３図は本発明の１実施例を説
明するための部分断面図である。 符号の説明、Ｒ，R1，R2……抵抗、M1，M2
……MOSトランジスタ、C2……MOSキヤパシ
タ、Ｑ……バイポーラトランジスタ、Ｄ……ダイ
オード、１，８，９……パツド、１１，１２……
基板、１３，１４，１４′，１５，１６，１７，
２０……拡散領域。
の部分回路図、断面図、第２Ａ図、第２Ｂ図は他
の従来技術を説明するための集積回路の部分回路
図と部分断面図、第３図は本発明の１実施例を説
明するための部分断面図である。 符号の説明、Ｒ，R1，R2……抵抗、M1，M2
……MOSトランジスタ、C2……MOSキヤパシ
タ、Ｑ……バイポーラトランジスタ、Ｄ……ダイ
オード、１，８，９……パツド、１１，１２……
基板、１３，１４，１４′，１５，１６，１７，
２０……拡散領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に複数のMISトラン
ジスタを有する半導体集積回路であつて、 (イ) 基準電圧源に接続される前記半導体基板と、 (ロ) 電源電圧源に接続され該基板を逆バイアスす
る第２導電型の第１領域と、 (ハ) 該基板内で前記第１領域に近接して形成され
外部からの入力信号を受ける入力パツドに接続
される第２導電型の第２領域と、 (ニ) 該第１領域に近接し、且つ該第２領域と離間
して設けられ該基板より高濃度第１導電型の第
３領域と、 (ホ) 該基準電圧源と該第３領域とを接続し、且つ
該第２領域から該基板に注入される過剰キヤリ
アを収束させるコンタクト領域と、 を有する半導体集積回路。 ２ 特許請求の範囲第１項の半導体集積回路であ
つて、前記第１領域と前記第２領域の間の距離
は、基板内の少数キヤリアの拡散長の３倍以内で
ある半導体集積回路。 ３ 特許請求の範囲第１項の半導体集積回路であ
つて、前記第１領域は前記第２領域を挟んで配置
された半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230990A JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230990A JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123256A JPS59123256A (ja) | 1984-07-17 |
| JPH059943B2 true JPH059943B2 (ja) | 1993-02-08 |
Family
ID=16916501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230990A Granted JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123256A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102765A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
| EP0903828A1 (en) * | 1997-09-23 | 1999-03-24 | STMicroelectronics S.r.l. | Improved device for the protection of an integrated circuit against electrostatic discharges |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068483A (ja) * | 1973-10-19 | 1975-06-07 |
-
1982
- 1982-12-28 JP JP57230990A patent/JPS59123256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123256A (ja) | 1984-07-17 |
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