JPH059980B2 - - Google Patents

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JPH059980B2
JPH059980B2 JP62035670A JP3567087A JPH059980B2 JP H059980 B2 JPH059980 B2 JP H059980B2 JP 62035670 A JP62035670 A JP 62035670A JP 3567087 A JP3567087 A JP 3567087A JP H059980 B2 JPH059980 B2 JP H059980B2
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  • Environmental & Geological Engineering (AREA)
  • Small-Scale Networks (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ローカルエリアネツトワーク（以下
LANという）内のパケツト（１単位の信号列、
フレームともいう）の流通状態を解析するLAN
アナライザに関するものである。
〔従来技術とその問題点〕
従来、いわゆるプロトコルアナライザは公知で
あるが、従来のアナライザはRS232C手順を利用
した1Mbps以下の比較的低速のものであり、最
近のイーサネツトまたはMAP（Manufucturing
Automation Protcol）のような５〜10Mbps程
度の高速LANには適用できない。
また最近、米国でイーサネツト対応のLANア
ナライザが発表されているが、これは、受信デー
タバツフアが128Kバイトと小さいこと、パケツ
ト間隔（時間）やパケツト長（時間）を連続的に
記録できないこと、などから種々のデータ解析に
不十分であつた。またLAN内を走行するあらゆ
る信号例えばプリアンブルを取り込む機能がない
ため、限定された用途にしか使えなかつた。
さらに最近ではLANのユーザから、回線の使
用効率ないしは負荷率（どの程度の頻度で回線が
使われているかということ）を把握したいという
要望もある。それは、ユーザが使用している
LANシステムにまだ余裕があるのか（つまりサ
ーバまたは端末をもつとつなげるのか）、あるい
は回線がすでに飽和しているのかを知りたいため
である。しかしながら従来、このような回線の使
用効率ないしは負荷率を解析できるLANアナラ
イザはなかつた。
〔問題点の解決手段とその作用〕
本発明は、上記のような従来技術の問題点を解
決すべくなされたもので、本発明に係るLANア
ナライザは、 ローカリエリアネツトワーク上を走行するパケ
ツトを入力してクロツク信号とシリアルデータ信
号に分離するデコード部と、 上記クロツク信号およびシリアルデータ信号を
入力して、シリアルデータからパラレルデータへ
の変換と、そのパラレルデータを記憶させるため
のアドレス制御を行うと共に、パケツト長の計測
を行う受信信号処理部と、 上記クロツク信号およびシリアルデータ信号を
入力して、パケツト数の計測を行うパケツト数カ
ウンタと、 上記クロツク信号およびシリアルデータ信号を
入力して、パケツト間隔の計測を行うパケツト間
隔計測部と、 上記パラレルデータを記憶する受信データ記憶
部と、そのパラレルデータのアドレスポインタ、
上記パケツト長、パケツト数およびパケツト間隔
などの管理データを記憶する管理データ記憶部と
からなるデータ記憶部と、 上記データ記憶部に各種データを記憶させる処
理を行う受信制御部と、 上記データ記憶部に記憶されている各種データ
を用いて、ローカリエリアネツトワークの負荷
率、パケツト間隔とパケツト数の関係、パケツト
長とパケツト数との関係を計算する主制御部と、 その計算結果を表示するデイスプレイ、 とを具備することを特徴とするものである。
上記デコード部には、イーサネツト方式の場合
はマンチエスタコードデコードが、トークンリン
グ方式の場合はデフアレンシヤルマンチエスタコ
ードデコーダが、MAP方式の場合はブロードバ
ンドモデムおよびクロツクコードデコーダが使用
される。このアナライザでは、デコード部と受信
信号処理部が別個に設けられているため、LAN
の方式に応じてデコード部を交換する（具体的に
はデコードを組み込んだボードを交換可能にす
る）と共に、主制御部のRAMに記憶させてある
制御プログラムを書き換えることにより、各種方
式のLANに対応できるようになつている。
またデータ記憶部では、受信データと各種の管
理データとを分けて記憶することにより、受信後
における各種のデータ解析を容易にしている。
また受信制御部はマイクロコンピユータより構
成されるが、これを設けるのは、受信データおよ
び各種管理データを高速でデータ記憶部に記憶さ
せるためである。
また受信制御部は受信専用とし、データの解析
は別に設けた主制御部で行うことにより、多様な
データ解析を可能にしている。
〔実施例〕
以下、本発明の実施例を図面を参照して詳細に
説明する。
第１図は本発明の一実施例に係るLANアナラ
イザの全体構成を示す。この例ではLANがイー
サネツト方式の場合について説明する。
図において、１１はLANを構成する同軸ケー
ブル、１２は同軸ケーブル１１に取り付けたトラ
ンシーバである。トランシーバ１２は同軸ケーブ
ル１１内を走行する信号を取り込み、マンチエス
タコードデコーダ１３へ送る。
イーサネツトの場合、同軸ケーブル内を走行す
るパケツトはマンチエスタコードがエンコードさ
れている。マンチエスタコードでは第２図に示す
ように、信号の電圧レベルがロウ（低）からハイ
（高）へ変化したときが「１」、ハイからロウへ変
化したときが「０」という決まりで符号化されて
いる。
マンチエスタコードデコード１３では、このよ
うに符号化された信号を第３図に示すようにシリ
アルデータ信号とクロツク信号に分離する。分離
された信号は、CRCチエツク部１４で誤り検出
が行われ、さらにフイルタ１５を通して受信信号
処理部１６に送られる。なおCRCチエツクの結
果はバスＢ、バスコントローラ２２を通して後述
する管理データ記憶部１９に記憶される。またフ
イルタ１５は後述する主制御部２４の指示により
解析に必要なパケツトだけを選択的に通過させる
ものである。
受信信号処理部１６では、上記シリアルデータ
信号およびクロツク信号を入力して、シリアルデ
ータからパラレルデータへ変換し、さらにそのパ
ラレルデータを記憶させるためのアドレス制御を
行うと共に、上記クロツク信号から各パケツトの
長さ（時間）の計測を行う。この受信信号処理部
１６はLSIで構成することができる。
受信信号処理部１６から出力されたパラレルデ
ータはデータ記憶部１７の受信データ記憶部１８
に記憶され、またパラレルデータのアドレスポイ
ンタとパケツト長は管理データ記憶部１９に記憶
される。データ記憶部１７は例えば容量12MBの
メモリからなり、そのうち10MBが受信データメ
モリに、2MBが管理データメモリに当てられる。
一方、マンチエスタコードデコーダ１３からの
信号はパケツト間隔計測部２０にも入力され、そ
こでパケツトとパケツトの間の時間間隔の測定が
行われる。この測定は第４図に示すように、先行
パケツト１の後端t1から後続パケツト２の先端t2
までの時間ｔをカウントすることにより行う。測
定されたパケツト間隔は受信制御部２１の制御の
もとにバスＡ、バスコントローラ２２を通して管
理データ記憶部１９に記憶される。管理データ記
憶部１９への記憶は前述のアドレスポインタおよ
びパケツト長の記憶も含め、すべての受信制御部
２１の制御のもとに行われる。受信制御部２１は
CPU68000、ROM、RAMからなるマイクロコン
ピユータで構成することができる。
また、マンチエスタコードデコーダ１３からの
信号はパケツト数カウンタ２３にも入力され、そ
こで受信したパケツトの数がカウントされる。こ
の計数結果はバスＢ、バスコントローラ２２を通
して管理データ記憶部１９に送られ、そこに時間
のフアクタ（いわゆるタイムスタンプ）と共に記
憶される。
以上は信号受信から記憶までの処理であるが、
記憶したデータの解析は主制御部２４により行わ
れる。
主制御部２４は例えばCPU80286、ROM、
RAMからなるマイクロコンピユータで構成さ
れ、それが接続されたバスＢには次のような各種
装置が接続されている。すなわち、ハードデイス
ク２５を制御するハードデイスクコントローラ２
６、フロツピイデイスク２７を制御するフロツピ
イデイスクコントローラ２８、キーボード２９用
のキーボードコントローラ３０、プラズマデイス
プレイ３１を制御するプラズマデイスプレイコン
トローラ３２、プリンタ３３を制御するセントロ
ニクス準拠のパラレルインターフエース３４、外
部コンピユータ３５または他のシリアルポートを
接続するRS232C準拠のシリアルインターフエー
ス３６などである。
主制御部２４はキーボード２９からの指示によ
り受信データ記憶部１８および管理データ記憶部
１９に記憶されている各種データを参照して所要
の解析を行う。例えば管理データ記憶部１９から
パケツト間隔とパケツト数を読み出して、第５図
に示すようなパケツト間隔とパケツト数のグラフ
を作成し、プラズマデイスプレイ３１に表示する
（またはプリンタ３３に打ち出す）。このグラフか
らはLANのトラヒツク特性（伝送頻度）を読み
取ることができる。
以下にイーサネツトの場合のトラヒツク特性に
ついて説明する。いま、ある時間Ｔ秒間にｍメガ
バイトのデータを伝送したとする。チヤネル容量
は10Mbpsであるから入力トラヒツクをチヤネル
容量で正規化すると、ｍ／（10T）が負荷率とな
る。ｍ／Ｔ＝ｎ Mbpsとすると、負荷率＝ｎ／
10となる。
第６図は最高負荷を記憶したときの６分間の１
秒間サンプリング結果をグラフ化したものであ
る。この場合は、１秒間サンプリングの最高でも
高々1Mbps程度であり、これは10Mbpsの伝送能
力を持つイーサネツトの高々10％以下の負荷でし
かなく、十分余裕のあるシステム状態であること
が分かる。
このように本発明に係るアナライザは、パケツ
ト間隔がすべて記憶されているため、受信したデ
ータを時間のフアクタを考慮して解析することが
でき、LANの回線使用効率、負荷状態などを知
ることができる。
また本発明では、各パケツトが受信データ記憶
部１８のどこに記憶されているのかを示すアドレ
スポインタが、上記パケツト間隔と共に管理デー
タ記憶部１９に記憶されているため、データ解析
にあたつては、まず管理データ記憶部のアドレス
ポインタを読み出し、それに基づいて受信データ
記憶部１８のデータ内容を順次読み出すことがで
きるので、データ解析処理速度の向上を図ること
ができる。
さらに前述のように管理データ記憶部にCRC
チエツクの結果が記憶されているから、パケツト
のエラー発生状況を知ることができる。つまりエ
ラーパケツトを特定でき、回線の自己診断機能を
有することになる。
なおCRCチエツクは上記とは別な方法で行う
ことも可能である。すなわち、一般にパケツトは
第７図のよにパケツト終端の数ビツトがエラーチ
エツクコードとなつており、これの照合を行うに
は、どこからパケツトが始まり、その長さＮがど
れほどかが分かつていればよい。いまエラーチエ
ツクの一例をあげると、第７図に示すようにイー
サネツトのフレーム（イーサネツト仕様書ではデ
ータリンク層でのパケツトをフレームという）フ
オーマツトは、五つのフイールドに分かれている
が、伝送誤りを検出するためのCRC（巡回冗長検
査）値を入れたフレーム検査シーケンスは４オク
テツト（１オクテツト＝８ビツト）すなわち32ビ
ツト分である。フレーム検査シーケンスフイール
ドのCRC値は、宛先アドレス、発信元アドレス、
タイプ、データの各フイールド（つまりフレーム
検査シーケンスフイールドを除くすべてのフイー
ルド）の内容の関数として次の生成多項式で定義
される。
Ｇ（Ｘ）＝X32＋X26＋X23＋X22＋X16＋X12＋
X11＋X10＋X8＋X7＋X5＋X4＋X2＋Ｘ＋１ この式を用いてフレームの伝送誤りをチエツク
することができる。
つまり管理データ記憶部１９には上述のように
フレーム長に相当するアドレスポインタが個々の
フレーム毎に記憶されているから、それと共に受
信データ記憶部１８に記憶したデータを順次読み
出していけば、CRCチエツクを行うことができ
るわけである。
ところで本実施例のLANアナライザは、同軸
ケーブル１１上にデータを送信する機能も備えて
いる。送信すべきデータは主制御部２４で作成、
編集され、データ送信部３７を通してマンチエス
タコードエンコーダ３８に送られ、そこでマンチ
エスタコードがエンコードされる。エンコードさ
れた送信データは二つのトランシーバ１２と３９
を通して同軸ケーブル１１に送り出せるようにな
つている。これはコリジヨン（衝突）テストを行
えるようにするためである。
以上の実施例では、イーサネツト用のLANア
ナライザについて説明したが、このLANアナラ
イザは他の方式つまりMAP（IEEE802.3の規格）
やトークンリング（IEEE802.5の規格）にも対応
することができる。それにはデコード部と、主制
御部のRAMに記憶させてある制御プログラムを
他の方式のものに交換すればよい。
MAP方式の場合は、データ伝送をブロードバ
ンド（広帯域）で行つている。ブロードバンドは
データをアナログ信号に変換して伝送するもの
で、同時に複数のチヤネル（伝送路）を設定でき
る特徴をもつ。なおイーサネツト方式はベースバ
ンド伝送でありデータをデジタル信号のまま伝送
するものである。MAPで使用するブロードバン
ドは、データ転送速度が５〜10Mbpsで、信号を
伝送するための線路はイーサネツトと同様、同軸
ケーブルが用いられる。MAPの場合は、第１図
のマンチエスタコードデコーダ１３の代わりに第
８図に示すようにブロードバンドモデム４０とデ
コード４１を設け、受信信号をブロードバンドモ
デム４０でアナログからデジタルに変換してか
ら、デコード４１でクロツク信号とデータ信号に
分離する。以後の処理はイーサネツトの場合と同
じである。なお主制御部のRAMに記憶させてあ
る制御プログラムをMAP用のものに書き換える
には、第１図のフロツピイデイスク２７から
MAP用の制御プログラムを読み込めぱよい。
またトークンリング方式の場合は、第９図に示
すように対撚りケーブル４２を用いてデータ伝送
が行われ、使用コードはいわゆるデイフアレンシ
ヤルマンチエスタコードである。したがつてこの
場合は、デコード部にデイフアレンシヤルマンチ
エスタコードデコード４３を使用すれば、以後の
処理はイーサネツトの場合と同じでよい。もちろ
ん制御プログラムの書き換えが必要である。
以上は受信側についてであるが、送信側につい
てはエンコード部を同様に交換すればよい。
なお上記実施例においてプラズマデイスプレイ
を使用しているのは、小型軽量化を図るためであ
り、その必要性が低い場合は通常のCRTを使用
すればよい。
（発明の効果） 以上説明したように本発明によれば、次のよう
な効果がある。すなわち、LAN内を走行するパ
ケツトを連続的に受信し、それを受信データ記憶
部に記憶させると共に、各パケツトのアドレスポ
インタ、パケツト長、パケツト間隔、パケツト数
などを管理データ記憶部に記憶させるようにして
いるので、受信後における各種のデータ解析が容
易になると共に、時間のフアクタを考慮したデー
タ解析を行うことができ、システムの使用効率、
負荷率を把握できる。また受信制御部と、主にデ
ータ解析を行う主制御部とを別に設けているの
で、受信データおよび各種管理データを高速でデ
ータ記憶部に記憶させることができると共に、多
様なデータ解析を行うことができる。さらにデコ
ード部と受信信号処理部を分離することにより、
デコード部を交換可能してあるので、異なる方式
のLANにも対応することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るLANアナラ
イザのブロツク図、第２図はマンチエスタコード
と一般のコードの関係を示す説明図、第３図はマ
ンチエスタコードデコーダで分離されたデータ信
号とクロツク信号を示す波形図、第４図はパケツ
ト間隔の説明図、第５図は本発明のアナライザで
得られるパケツト間隔とパケツト数の関係を示す
グラフ、第６図は同じくLANシステムの負荷率
を示すグラフ、第７図はイーサネツトのフレーム
フオーマツトを示す説明図、第８図はMAP方式
の場合のデコード部のブロツク図、第９図はトー
クンリング方式の場合のデコード部のブロツク図
である。 １１…同軸ケーブル、１２…トランシーバ、１
３…マンチエスタコードデコーダ、１６…受信信
号処理部、１７…データ記憶部、１８…受信デー
タ記憶部、１９…管理データ記憶部、２０…パケ
ツト長計測部、２１…受信制御部、２３…パケツ
ト数カウンタ、２４…主制御部、２９…キーボー
ド、３１…プラズマデイスプレイ。

Claims (1)

  1. 【特許請求の範囲】 １ ローカルエリアネツトワーク上を走行するパ
    ケツトを入力してクロツク信号とシリアルデータ
    信号に分離するデコード部と、 上記クロツク信号およびシリアルデータ信号を
    入力して、シリアルデータからパラレルデータへ
    の変換と、そのパラレルデータを記憶させるため
    のアドレス制御を行うと共に、パケツト長の計測
    を行う受信信号処理部と、 上記クロツク信号およびシリアルデータ信号を
    入力して、パケツト数の計測を行うパケツト数カ
    ウンタと、 上記クロツク信号およびシリアルデータ信号を
    入力して、パケツト間隔の計測を行うパケツト間
    隔計測部と、 上記パラレルデータを記憶する受信データ記憶
    部と、そのパラレルデータのアドレスポインタ、
    上記パケツト長、パケツト数およびパケツト間隔
    などの管理データを記憶する管理データ記憶部と
    からなるデータ記憶部と、 上記データ記憶部に各種データを記憶させる処
    理を行う受信制御部と、 上記データ記憶部に記憶されている各種データ
    を用いて、ローカルエリアネツトワークの負荷
    率、パケツト間隔とパケツト数の関係、パケツト
    長とパケツト数の関係を計算する主制御部と、 その計算結果を表示するデイスプレイ、 とを具備することを特徴とするローカルエリアネ
    ツトワークアナライザ。
JP62035670A 1986-02-21 1987-02-20 ロ−カルエリアネツトワ−クアナライザ Granted JPS6399654A (ja)

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Application Number Priority Date Filing Date Title
JP61-36797 1986-02-21
JP3679786 1986-02-21

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JPS6399654A JPS6399654A (ja) 1988-04-30
JPH059980B2 true JPH059980B2 (ja) 1993-02-08

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ID=12479775

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JP62035670A Granted JPS6399654A (ja) 1986-02-21 1987-02-20 ロ−カルエリアネツトワ−クアナライザ

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