JPH06100948B2 - リセツト信号制御回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサー等を組み込んだ装置に
おけるリセット信号制御回路に関するものである。

従来の技術 従来より、コンピュータシステム及びマイクロプロセッ
サーが組み込まれた種々の装置において、バックアップ
用の電池を内蔵し、動作中に停電又は電源ラインの切断
等の事態が生じても重要なデータが消去されてしまうの
を防止するように構成されているものがある。つまり、
例えばCPU（中央処理装置）が外部電源が途絶えるのに
従って通常の動作モードからデータ保持モードへ移行
し、次に外部電源が復活するまで外部からの命令を受け
付けずにメモリ装置のデータを保持するというデータ保
持モードを保っていた。

ところで、一般にこの種の装置は電源を入れた時には、
CPU内の不要なデータが全て消去された初期設定状態と
する必要があった。このため、外部電源が印加されると
CPUに必ずリセット信号を送出し、初期設定状態となる
ような構成、すなわちパワーオン・リセットの構成とな
っている。

発明が解決しようとする問題点 このような装置において、データ保持モード中にある動
作をさせたい場合に、例えば自動ダイアル機能及びデー
タ端末及び送り出す文書データを作成する文書作成機能
等を有する多機能電話装置において、外部電源が印加さ
れていない状態や、文書作成機能等が不必要であるため
に電源スイッチを切った状態で電話機能及びそのための
自動ダイアル機能のみを動作させたい場合には、バック
アップ用電池を用いてCPUを動作させれば可能である。

しかしながら、このような構成では、前述したようにパ
ワーオン・リセットの構成となっているために、目的の
ダイアル番号のデータを検索する間、またそのデータに
従って電話回線にダイアルパルスを送出する間に停電の
復旧等によって外部電源が印加されると、CPUがセット
されてしまい、動作が途中で中断してしまうという可能
性があり、非常に不都合であった。

本発明は以上の問題点に鑑みてなされたもので、データ
保持モード中にある動作を行っている場合に、その動作
の途中で外部電源が印加されても、CUPがリセットされ
るのを防止する事が出来るリセット信号制御回路を提供
するものである。

問題点を解決するための手段 本発明は以上の問題点解決するため、外部電源が切れた
事に従って生じるデータ保持モード（以下スタンバイモ
ードとする）移行指令信号によって電源低下情報を記憶
する記憶手段と、上記記憶手段に電源低下情報が記憶さ
れている状態でマイクロプロセッサーへのリセット信号
の入力を阻止し、また上記記憶手段に電源低下情報が記
憶されていない状態でマイクロプロセッサーへのリセッ
ト信号を通過させるゲート手段を設け、上記ゲート手段
の出力信号に従って上記記憶手段の上記電源低下情報を
消去するように構成した。

作用 この構成によって、電源が切れると上記記憶手段に電源
低下情報が記憶され、上記ゲート手段が通過状態となっ
て、スタンバイモードにおいてもMPUをリセットさせて
電話等の動作を行わせる事が出来ると共に、その動作を
開始する際にいったんリセット信号がMPUに印加される
こととなり、その時に上記記憶手段の電源低下情報が消
去され、上記ゲート手段が遮断状態となってその動作の
途中ではリセット信号を受け付けないようにする事が出
来る。

実施例 以下本発明におけるリセット信号制御回路を多機能電話
装置に用いた場合の実施例について図面を参照しながら
説明する。第１図は本実施例に於けるリセット信号制御
回路およびその周辺の装置を示すものである。

１はリセット信号線に挿入されたNANDゲートである。

２はマイクロプロセッサー（以下MPUとする）である。M
PU2にはリセット信号（以下RESETとする）入力端子が備
えられており、NANDゲート１からのリセット信号線が接
続される。またMPU2はスタンバイモード移行指令信号
（以下STBYする）入力端子，ノンマスカブル割込信号
（以下NMIとする）入力端子などの各入力端子を有して
いる。またMPU2は内部にI/Oポートを備えており、そのI
/Oポートの各端子中の一つはスタンバイモードへの移行
を指示する信号（以下STBYOUTとする）の出力端子とな
っている。

３はスタンバイモードを保存するフリップ・フロップ回
路であり、セット入力端子ＳはMPU2のSTBYOUT出力端子
へ接続され、リセット入力端子ＲはMPU2のRESET入力端
子に通じるリセット信号線に接続されている。またフリ
ップ・フロップ回路３の出力端子Ｑは制御回路１へ接続
され、またその反転出力端子はMPU2のSTBY入力端子に
接続されている。

４はデータの保持や停電時動作のための電池であり、各
回路へ電源を供給している。５は外部電源の電圧低下を
検知する電圧低下検知回路（以下検知回路とする）であ
り、電圧低下を検知するとMPU2のNMI端子へ割り込み信
号を送信する。６はOR回路であり、電源回路からのパワ
ーオンリセット信号、およびスタンバイ状態で使用者に
よって入力される動作要求信号を受けている。そして、
その出力信号線はNANDゲート１の入力側に接続される。
ただし、OR回路６の入力側は不論理となっている。

次に第２図に基づいて、本実施例におけるリセット信号
制御回路を備えた多機能電話装置について説明する。本
多機能電話装置は電話装置としての機能の他に、データ
端末装置、相手方に送り出す文書等を作成するための文
書作成装置等の機能を有している。

７は前に説明したように、NANDゲート1,フリップ・フロ
ップ回路3,OR回路６を備えたリセツト信号制御回路であ
る。８は前述した検知回路５を備え、電源ラインPW1,PW
2を介して本装置の各部に電源電圧を供給するための電
源回路である。電源ラインPW1は、MPU2,リセット制御回
路7,電話回路10,RAM17,およびキーボード25に電源電圧
を供給している。そして、電源ラインPW1には、バック
アップ用電池４が接続されている。一方、電源ラインPW
2は、その他の装置に電源電圧を供給している。９は本
装置の電源スイッチであり、電源回路８に供給される外
部電源のON/OFFを行なう。

10は、電話回線が接続され、MPU2の制御に従ってダイア
ル信号の送出、音声信号の増幅、呼び出し音の発生等の
動作を行う電話回路である。11はデータ通信モードにお
いて動作し、MPU2から送られるデータによってキャリア
信号に変調をかけるMODEM回路である。MODEM回路11の入
出力信号線は電話回路10につながっている。

12は前述したようにMPU2内に備えられ、電話回路制御専
用として使用されるI/Oポートである。また、13はMPU2
内に備えられたCPU（中央処理部）、14は同じくMPU2内
に備えられたRAM（ランダムアクセスメモリー）、15は
同じくMPU2内に備えられたROM（リードオンリーメモリ
ー）である。

16,および17は各機能に関するプログラム、および文書
作成モードにて作成された文書データや電話回線を介し
て送られてきた文書データ等を格納するためのROM、お
よびRAMである。

18は外部付加のプリンターに印字データを出力させるた
めのI/Oポート、19はRS232C端子を介して他の装置との
データ入出力を行なうために設けられるI/Oポートであ
る。

20はフロッピーディスクドライブ装置21を制御し、同装
置へのデータの書き込み、および読みだしを行うための
ディスクドライブ制御回路である。22はCRTディスプレ
イ装置23に作成された文書、また記憶された電話番号の
一覧表等を表示させる為のCRT制御回路である。

24は、本装置への動作指令、または文書作成時の文書デ
ータの入力等に用いられるキーボードである。25は数値
データ入力専用のテンキー及び動作指令のためのファン
クションキーを備えたキーボードである。26は電話回線
10に接続されたハンドセットである。

以上のようにリセット信号制御回路を備えて構成された
多機能電話装置について、以下に第３図のタイミング図
に基づいてその動作を説明する。

今電源スイッチ９がONとなっており、外部電源が供給さ
れ、MPU2以下他の装置に正常な電源電圧が印加されてい
るものとする。そして、本装置は文書作成等の動作モー
ドにおいて通常の動作を行っているものとする。

この時停電が発生すると、検知回路５は電源電圧が低下
した事を検知し、第１図に示されるようにMPU2のNMI端
子に入力する信号ａを０にしてMPU2に割込み処理の指令
を行う。MPU2はこの割込信号により必要な処理を行った
後にスタンバイモードへ入るべくSTBYOUT出力ｂを１に
する。この出力ｂの立ち上がりによりフリップ・フロッ
プ回路３はセットされ、反転出力端子の出力が０とな
る事によりMPU2はスタンバイモードとなる。スタンバイ
モードではMPU2は文書データ等のバックアップを行ない
ながら電源の復旧を待つ。また、それと共に出力端子Ｑ
の出力ｄが１となり、NANDゲート１が閉結され、MPU2は
リセット可能状態となる。この状態ではMPU2は外部に対
して制御信号を出力できず内部での記憶保持を行ってい
る。

ここで、使用者がデータ通信の相手先との通話の必要性
を感じ、ハンドセット26を取り上げると、電話回路10か
らの動作要求信号ｅが０となり、OR回路１の出力ｆが１
となる。NANDゲート１は閉結となっているため、その出
力ｈはｆの反転すなわち０となる。

ｈが０となる事はMPU2をリセットする事となる。また、
それと同時にフリップ・フロップ回路３がリセットさ
れ、の出力ｃが１となり、MPU2のスタンバイモードが
解除される。そしてMPU2は動作を開始、プログラムに従
って電話モードにおける各動作を行なう。

また、フリップ・フロップ回路３のリセットにより、Ｑ
の出力ｄが０となり、NANDゲート１は解放、すなわちリ
セット禁止状態となる。

このような停電時動作中、例えば本例のように電話機能
が働いている場合でも、外部電源が復帰すると通常どう
りパワーオン・リセット機能が働き、信号ｇが０とな
り、OR回路６の出力信号ｆは１となる。しかしNANDゲー
ト１はフリップ・フロップ回路３の出力によりリセット
禁止状態となっており、MPU2へはリセット信号が出力さ
れず、信号ｈは１を保ったままとなる。従ってMPU2の実
行中の動作は解除されず動作を継続する。ただし、検知
回路５の出力ａは１となって外部電源の復帰を示してお
り、割り込み動作を行なう事なく通常の動作を続行す
る。

また外部電源が復帰する前に通話が終了した場合は、ハ
ンドルセット26が置かれた事などの情報に従つてMPU2は
再びSTBYOUTの信号ｂを１にして、フリップ・フロップ
回路３をセットする事となる。

発明の効果 以上のように本発明は、外部電源が切れた事に従って生
じるデータ保持モード移行指令信号によって電源低下情
報を記憶する記憶手段と、上記記憶手段に電源低下情報
が記憶されている状態でマイクロプロセッサーへのリセ
ット信号の入力を阻止し、また上記記憶手段に電源低下
情報が記憶されていない状態でマイクロプロセッサーへ
のリセット信号を通過させるゲート手段を設け、上記ゲ
ート手段の出力信号に従って上記記憶手段の上記電源低
下情報を消去するように構成した事により、外部電源が
切れると上記ゲート手段が通過状態となって、外部電源
が切れている状態でもMPUをリセットさせて動作を行わ
せる事が出来ると共に、この状態でいったんリセット信
号がMPUに印加されると、上記ゲート手段が遮断状態と
なってそれ以後のリセット信号を受け付けないようにす
る事が出来、このため、停電等の外部電源が印加されて
いない状態である動作を行っている場合に、その動作の
途中で停電の復旧等により外部電源が印加されても、そ
の動作をさせる際にリセット信号が印かされるため、そ
の動作の途中でCPUが再びリセットされるのを防止する
事が出来る。

【図面の簡単な説明】

第１図は本発明の実施例に於けるリセット信号制御回路
の回路図、第２図は同リセット信号制御回路を備えた多
機能電話装置のブロック図、第３図は同リセット信号制
御回路の動作を示すタイミング図である。 １……NANDゲート ２……マイクロプロセッサー（図にはMPUとして示す） ３……フリップ・フロップ回路 ４……電池 ５……電圧低下検知回路 ６……OR回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】バックアップ用の電池によって動作し、外
   部電源が切れた事に従って生じるデータ保持モード移行
   指令信号によって電源低下情報を記憶する記憶手段と、
   上記記憶手段に記憶される情報に従って、上記記憶手段
   に電源低下情報が記憶されている状態でマイクロプロセ
   ッサーへのリセット信号の入力を阻止し、また上記記憶
   手段に電源低下情報が記憶されていない状態でマイクロ
   プロセッサーへのリセット信号を通過させるゲート手段
   を設け、上記ゲート手段の出力信号に従って上記記憶手
   段の上記電源低下情報を消去するように構成した事を特
   徴とするリセット信号制御回路。