JPH06101227B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06101227B2 JPH06101227B2 JP61284849A JP28484986A JPH06101227B2 JP H06101227 B2 JPH06101227 B2 JP H06101227B2 JP 61284849 A JP61284849 A JP 61284849A JP 28484986 A JP28484986 A JP 28484986A JP H06101227 B2 JPH06101227 B2 JP H06101227B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- preamplifier
- pulse
- address
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック動作が可能な半導体メモリ装
置に関し、特にそのスタティック回路動作の改良の関す
るものである。
置に関し、特にそのスタティック回路動作の改良の関す
るものである。
近年ダイナミックRAMでは、高速読み出しや、サイクル
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このスタティックカラムモードとは
通常動作タイミングで最初のデータをアクセスし、その
後SRAMと同じようにカラムアドレスを入力するだけで高
速にアクセスできるモードのことである。このモード実
現のために、コラム系はスタティックRAMと同じくプリ
チャージ不要なスタティック回路で構成する。即ち、I/
O線はI/O負荷により所定のDC電位にプルアップされてい
て読み出し動作時にVcc,GND間をフルスイングしない方
式に構成されている。しかしながらこの構成では、I/O
負荷から選択ビット線へDC電流が常に流れるという欠点
があった。このため、選択されたコラムデコーダを、読
み出しが可能なある一定時間だけ活性にする単発パルス
動作方式が考案されている。
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このスタティックカラムモードとは
通常動作タイミングで最初のデータをアクセスし、その
後SRAMと同じようにカラムアドレスを入力するだけで高
速にアクセスできるモードのことである。このモード実
現のために、コラム系はスタティックRAMと同じくプリ
チャージ不要なスタティック回路で構成する。即ち、I/
O線はI/O負荷により所定のDC電位にプルアップされてい
て読み出し動作時にVcc,GND間をフルスイングしない方
式に構成されている。しかしながらこの構成では、I/O
負荷から選択ビット線へDC電流が常に流れるという欠点
があった。このため、選択されたコラムデコーダを、読
み出しが可能なある一定時間だけ活性にする単発パルス
動作方式が考案されている。
第４図に、その代表的なコラムデコーダ部の回路図を示
し。図中、51はインバータ回路、52,53,54はNAND回路、
55,56,57,58はＰチャネルMOSトランジスタ、59,60,61,6
2,63,64,65,66はＮチャネルMOSトランジスタ、71は選択
されたコラムデコーダ、72はI/O負荷、73はその出力が
ラッチされるプリアンプ、74はセンスアンプ、BL,▲
▼はビット線対、I/O,▲▼はI/O線対である。
し。図中、51はインバータ回路、52,53,54はNAND回路、
55,56,57,58はＰチャネルMOSトランジスタ、59,60,61,6
2,63,64,65,66はＮチャネルMOSトランジスタ、71は選択
されたコラムデコーダ、72はI/O負荷、73はその出力が
ラッチされるプリアンプ、74はセンスアンプ、BL,▲
▼はビット線対、I/O,▲▼はI/O線対である。
CEはロウ系の信号で、センス後活性となる信号、はラ
イト系信号、▲▼は単発パルスのアドレス遷移検
出回路の出力信号で、コラムデコーダ活性化信号に相当
する。またPAEはプリアンプ活性化信号であり、▲
▼信号の反転信号であるATD信号と同タイミングの信
号、▲▼はＮチャネルセンスアンプ74aの活性化信
号、SoはＰチャネマセンスアンプ74bの活性化信号、Ai
はコラムアドレス、Yjはコラムデコーダの出力を示す。
イト系信号、▲▼は単発パルスのアドレス遷移検
出回路の出力信号で、コラムデコーダ活性化信号に相当
する。またPAEはプリアンプ活性化信号であり、▲
▼信号の反転信号であるATD信号と同タイミングの信
号、▲▼はＮチャネルセンスアンプ74aの活性化信
号、SoはＰチャネマセンスアンプ74bの活性化信号、Ai
はコラムアドレス、Yjはコラムデコーダの出力を示す。
第５図に、アドレスの遷移を検出して単発パルスを出力
する従来の半導体メモリ装置のアドレス遷移検出回路を
示す。図中、1,2,3,4,5,6,7,8,9,10,11はインバータ回
路、12,13,14,15はNOR回路、Aiはコラムアドレスを示
す。インバータ1,2,3,4,及び6,7,8,9はそれぞれ偶数個
ずつあり、遅延段を構成している。
する従来の半導体メモリ装置のアドレス遷移検出回路を
示す。図中、1,2,3,4,5,6,7,8,9,10,11はインバータ回
路、12,13,14,15はNOR回路、Aiはコラムアドレスを示
す。インバータ1,2,3,4,及び6,7,8,9はそれぞれ偶数個
ずつあり、遅延段を構成している。
次に第５図の動作原理を第６図の波形図を使って説明す
る。第６図には、第５図の各端子の波形が示されてい
る。コラムアドレスAiが低レベルのとき、端子1a,1bは
低レベル故、端子1eは高レベル、端子1c,1dは高レベル
故、端子1fは低レベルであり、出力ATiは低レベルにな
っている。コラムアドレスAiが高レベルに変化すると端
子1aが高レベルとなり、端子1eが低レベルになる。この
ため出力ATiは高レベルとなる。この後端子1c,1dが低レ
ベルとなり、端子1fが高レベルとなるため、出力ATiが
低レベルとなり、出力ATiとしてパネル状のものが出力
されることがわかる。コラムアドレスAiが逆に高レベル
から低レベルに変わる場合もパルス状出力ATiが発生す
ることも容易に想像できる。
る。第６図には、第５図の各端子の波形が示されてい
る。コラムアドレスAiが低レベルのとき、端子1a,1bは
低レベル故、端子1eは高レベル、端子1c,1dは高レベル
故、端子1fは低レベルであり、出力ATiは低レベルにな
っている。コラムアドレスAiが高レベルに変化すると端
子1aが高レベルとなり、端子1eが低レベルになる。この
ため出力ATiは高レベルとなる。この後端子1c,1dが低レ
ベルとなり、端子1fが高レベルとなるため、出力ATiが
低レベルとなり、出力ATiとしてパネル状のものが出力
されることがわかる。コラムアドレスAiが逆に高レベル
から低レベルに変わる場合もパルス状出力ATiが発生す
ることも容易に想像できる。
出力ATiの高レベルの幅は、遅延段の段数によって調節
可能で、プリアンプに出力がラッチされるに要する以上
の時間（約20ns）になるように設定される。
可能で、プリアンプに出力がラッチされるに要する以上
の時間（約20ns）になるように設定される。
そして各出力ATiがNOR回路15に入力されると単発パルス
状の信号▲▼が発生される。
状の信号▲▼が発生される。
次に第４図の回路の動作原理を、第７図の波形図に用い
て説明する。
て説明する。
今、センスが完了してビット線対BL,▲▼の電位がV
ccとGNDに固定されているとし、かつ読み出し期間中で
あるとする。
ccとGNDに固定されているとし、かつ読み出し期間中で
あるとする。
コラムアドレスAiが遷移すると、それを検出して、ATD
信号か高レベル、▲▼信号が低レベルとなる。こ
のとき,CEは共に“H"レベルであるから、第４図の端
子5bが高レベルとなる。同時にコラムデコーダ部内で
は、コラムデコーダ71が選択され、端子5aが低レベルと
なる。そしてコラムデコーダの出力Yjが高レベルとな
り、ビット線対BL,▲▼のデータがI/O線対I/O,▲
▼に流れ込む。その後、▲▼信号に同期し
て、プリアンプ活性化信号PAEが高レベルとなり、I/O線
対のデータがプリアンプにラッチされる。さらにその
後、▲▼信号が高レベルに戻ると、コラムデコー
ダの出力Yjが低レベルとなり、I/O線対とビット線対と
が切り離され、I/O負荷を介したDC電流は皆無となる。
信号か高レベル、▲▼信号が低レベルとなる。こ
のとき,CEは共に“H"レベルであるから、第４図の端
子5bが高レベルとなる。同時にコラムデコーダ部内で
は、コラムデコーダ71が選択され、端子5aが低レベルと
なる。そしてコラムデコーダの出力Yjが高レベルとな
り、ビット線対BL,▲▼のデータがI/O線対I/O,▲
▼に流れ込む。その後、▲▼信号に同期し
て、プリアンプ活性化信号PAEが高レベルとなり、I/O線
対のデータがプリアンプにラッチされる。さらにその
後、▲▼信号が高レベルに戻ると、コラムデコー
ダの出力Yjが低レベルとなり、I/O線対とビット線対と
が切り離され、I/O負荷を介したDC電流は皆無となる。
従来の半導体メモリ装置は以上のように構成されている
ので、同一アドレスがアドレス遷移検出回路の遅延段の
設定時間より短時間のうちに再度変化した場合、読み出
しができなくなるという不具合があった。
ので、同一アドレスがアドレス遷移検出回路の遅延段の
設定時間より短時間のうちに再度変化した場合、読み出
しができなくなるという不具合があった。
以下、その不具合について説明する。第５図，第６図に
おいて、アドレスAiが図中破線で示されるように変化し
た場合、端子1aが再び低レベルとなる故、端子1eが高レ
ベルとなる。このため、出力ATiは一度低レベルとな
り、端子1bが高レベルになると再び端子1eが低レベルと
なる。これにより出力ATiが高レベルとなるが、その後
端子1bが低レベルとなるため、端子1eが再び高レベルと
なり、出力ATiが再び低レベルとなる。
おいて、アドレスAiが図中破線で示されるように変化し
た場合、端子1aが再び低レベルとなる故、端子1eが高レ
ベルとなる。このため、出力ATiは一度低レベルとな
り、端子1bが高レベルになると再び端子1eが低レベルと
なる。これにより出力ATiが高レベルとなるが、その後
端子1bが低レベルとなるため、端子1eが再び高レベルと
なり、出力ATiが再び低レベルとなる。
結局ATiの有効な高レベルの幅twが小さくなることがわ
かる。
かる。
ATiの波形が、このような変化を示した場合の各部の動
作波形を第７図に破線で示す。
作波形を第７図に破線で示す。
このように従来の半導体メモリ装置では、アドレスAiが
短時間のうちに再度変化した場合、有効なATiの幅が減
少するため、ATD信号と同タイミングのプリアンプ活性
化信号PAEのパルス幅が狭くなり、有効データが読み出
せないという不具合を生じることがわかる。
短時間のうちに再度変化した場合、有効なATiの幅が減
少するため、ATD信号と同タイミングのプリアンプ活性
化信号PAEのパルス幅が狭くなり、有効データが読み出
せないという不具合を生じることがわかる。
この発明は上記のような問題点を解消するためになされ
たもので、同一アドレスが短時間のうちに再度変化した
場合でも、有効データが読み出し不可能となる不具合を
生じない、単発パルス動作方式のコラム系回路を有する
半導体メモリ装置を提供することを目的としている。
たもので、同一アドレスが短時間のうちに再度変化した
場合でも、有効データが読み出し不可能となる不具合を
生じない、単発パルス動作方式のコラム系回路を有する
半導体メモリ装置を提供することを目的としている。
この発明にかかる半導体メモリ装置は、アドレス遷移検
出回路の検出出力パルスのパルス幅を微小にし、そのパ
ルス発生の開始タイミングを検出してコラムデコーダを
活性にし、かつそのパルスの終了を検出する第２の検出
回路の出力でプリアンプを活性にするとともに、プリア
ンプ活性化信号の遅延信号で、プリアンプ活性化回路と
コラムデコーダ活性化信号発生回路とを不活性にするリ
セット信号を発生し、アドレス遷移検出回路の出力パル
ス発生中にプリアンプ活性化信号発生回路及びリセット
信号発生回路をリセットするように構成したものであ
る。
出回路の検出出力パルスのパルス幅を微小にし、そのパ
ルス発生の開始タイミングを検出してコラムデコーダを
活性にし、かつそのパルスの終了を検出する第２の検出
回路の出力でプリアンプを活性にするとともに、プリア
ンプ活性化信号の遅延信号で、プリアンプ活性化回路と
コラムデコーダ活性化信号発生回路とを不活性にするリ
セット信号を発生し、アドレス遷移検出回路の出力パル
ス発生中にプリアンプ活性化信号発生回路及びリセット
信号発生回路をリセットするように構成したものであ
る。
この発明においては、アドレス遷移検出回路の出力パル
ス幅を微小（＜5ns）なものとし、そのパルス発生の開
始タイミングを検出してコラムデコーダを活性にし、か
つそのパルスの終了を検出する第２の検出回路の出力で
プリアンプを活性にするとともに、プリアンプ活性化信
号の遅延信号で、プリアンプ活性化回路とコラムデコー
ダ活性化信号発生回路とを不活性にするリセット信号を
発生し、アドレス遷移検出回路の出力パルス発生中にプ
リアンプ活性化信号発生回路及びリセット信号発生回路
をリセットするようにしたので、同一アドレスが短時間
内に再度変化しても、その都度変化を検出でき、最初の
アドレス変化に対応してアクティブとなったプリアンプ
活性化信号は次のアドレス変化により短時間のうちにリ
セットされ、この２度目のアドレス変化で再度アクティ
ブとなったプリアンプ活性化信号は、有効な信号を読み
出すのに十分長いパルス幅分だけアクティブ状態を維持
した後リセットされるので、読み出し不可能となる不具
合が生じず、正常なコラム系の動作が可能となる。
ス幅を微小（＜5ns）なものとし、そのパルス発生の開
始タイミングを検出してコラムデコーダを活性にし、か
つそのパルスの終了を検出する第２の検出回路の出力で
プリアンプを活性にするとともに、プリアンプ活性化信
号の遅延信号で、プリアンプ活性化回路とコラムデコー
ダ活性化信号発生回路とを不活性にするリセット信号を
発生し、アドレス遷移検出回路の出力パルス発生中にプ
リアンプ活性化信号発生回路及びリセット信号発生回路
をリセットするようにしたので、同一アドレスが短時間
内に再度変化しても、その都度変化を検出でき、最初の
アドレス変化に対応してアクティブとなったプリアンプ
活性化信号は次のアドレス変化により短時間のうちにリ
セットされ、この２度目のアドレス変化で再度アクティ
ブとなったプリアンプ活性化信号は、有効な信号を読み
出すのに十分長いパルス幅分だけアクティブ状態を維持
した後リセットされるので、読み出し不可能となる不具
合が生じず、正常なコラム系の動作が可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体メモリ装置のア
ドレス遷移検出回路（第１の検出回路）100を示す。図
中,101,102,103,104,105,106はインバータ回路、107,10
8,109、110はNAND回路であり、他は第５図と同じであ
る。
ドレス遷移検出回路（第１の検出回路）100を示す。図
中,101,102,103,104,105,106はインバータ回路、107,10
8,109、110はNAND回路であり、他は第５図と同じであ
る。
第２図は本発明の一実施例による半導体メモリ装置のコ
ラム系制御回路200を示す。
ラム系制御回路200を示す。
図中、201,202,203,204,205,206,207はインバータ回
路、208,209,210,211,212,213,214はNOR回路であり、20
0aはインバータ回路201〜203及びNOR回路208からなる第
２の検出回路、200bはNOR回路209,210からなるプリアン
プ活性化信号発生回路、200cはインバータ回路204〜207
及びNOR回路211,212からなるリセット信号発生回路、20
0dはNOR回路213,214からなるコラムデコーダ活性化回路
である。
路、208,209,210,211,212,213,214はNOR回路であり、20
0aはインバータ回路201〜203及びNOR回路208からなる第
２の検出回路、200bはNOR回路209,210からなるプリアン
プ活性化信号発生回路、200cはインバータ回路204〜207
及びNOR回路211,212からなるリセット信号発生回路、20
0dはNOR回路213,214からなるコラムデコーダ活性化回路
である。
またATDDはアドレス遷移検出回路のパルス出力（第１の
単発パルス）ATDの発生の終了を検出して出力される単
発パルス信号（第２の単発パルス）、PAE′はこのパル
ス信号を受けて発生される信号で、従来のPAE信号に代
わってプリアンプを活性にするプリアンプ活性化信号、
CDCはPAE′信号の遅延信号で、プリアンプがデータをラ
ッチした後、プリアンプとコラムデコーダとを不活性に
するリセット信号、▲▼はコラムデコーダ活性
化信号を示す。
単発パルス）ATDの発生の終了を検出して出力される単
発パルス信号（第２の単発パルス）、PAE′はこのパル
ス信号を受けて発生される信号で、従来のPAE信号に代
わってプリアンプを活性にするプリアンプ活性化信号、
CDCはPAE′信号の遅延信号で、プリアンプがデータをラ
ッチした後、プリアンプとコラムデコーダとを不活性に
するリセット信号、▲▼はコラムデコーダ活性
化信号を示す。
なおコラムデコーダ部回路は、第４図に示された従来回
路と同一であり、以下、第１図，第２図の動作を第３図
の波形図を用いて説明する。
路と同一であり、以下、第１図，第２図の動作を第３図
の波形図を用いて説明する。
第１図は第５図の遅延段を減少しただけの回路であり、
従って例えば5ns以下の微小なるパルス幅が得られるこ
とは容易に想像される。
従って例えば5ns以下の微小なるパルス幅が得られるこ
とは容易に想像される。
第２図において、アドレスが遷移してアドレス遷移検出
回路の出力ATDが高レベルになると、コラムデコーダ活
性化信号▲▼が低レベルとなり、選択コラムデ
コーダの出力Yjが高レベルとなる。そしてビット線対の
データがI/O線対に転送される。その後ATD信号が低レベ
ルになると、それを検出して単発パルスのATDD信号が高
レベルとなる。さらにこの出力により、プリアンプ活性
化信号であるPAE′信号が高レベルとなり、I/O線対のデ
ータをプリアンプでラッチさせるための該PAE′信号か
らの遅延で、単発パルスのリセット信号CDCが高レベル
となる。この信号により▲▼信号が高レベル、
PAE′信号が低レベルとなる。
回路の出力ATDが高レベルになると、コラムデコーダ活
性化信号▲▼が低レベルとなり、選択コラムデ
コーダの出力Yjが高レベルとなる。そしてビット線対の
データがI/O線対に転送される。その後ATD信号が低レベ
ルになると、それを検出して単発パルスのATDD信号が高
レベルとなる。さらにこの出力により、プリアンプ活性
化信号であるPAE′信号が高レベルとなり、I/O線対のデ
ータをプリアンプでラッチさせるための該PAE′信号か
らの遅延で、単発パルスのリセット信号CDCが高レベル
となる。この信号により▲▼信号が高レベル、
PAE′信号が低レベルとなる。
以上のような本発明では、コラム系回路の単発パルス動
作が可能である。
作が可能である。
ここで同一アドレスが短時間のうちに再度変化した場合
が、第３図中、破線で示されている。ATD信号のパルス
幅が短いので、２度目のアドレス変化に対応してアドレ
ス遷移検出回路100は単発パルスのATDの信号を再び発生
する。このときATD信号が高レベル故、プリアンプ活性
化信号発生回路，リセット信号発生回路がリセットさ
れ、１度目のアドレス変化に対応して立ち上がったPA
E′信号が低レベルに戻る。従ってこのときのPAE′信号
はそのパルス幅が短くこれによって有効データを読み出
すことはできないものである。しかるにその後、２度目
のアドレス変化によりATD信号が発生すると、第２の検
出回路200aは再びそれを検出して、単発パルスのATDD信
号を発生する。この後はリセット信号発生回路がリセッ
トされることはなく、従来の説明と同様に正常なる動作
が続行され、十分長いPAE′信号が得られるので、読み
出し不可能となる不具合は生じない。
が、第３図中、破線で示されている。ATD信号のパルス
幅が短いので、２度目のアドレス変化に対応してアドレ
ス遷移検出回路100は単発パルスのATDの信号を再び発生
する。このときATD信号が高レベル故、プリアンプ活性
化信号発生回路，リセット信号発生回路がリセットさ
れ、１度目のアドレス変化に対応して立ち上がったPA
E′信号が低レベルに戻る。従ってこのときのPAE′信号
はそのパルス幅が短くこれによって有効データを読み出
すことはできないものである。しかるにその後、２度目
のアドレス変化によりATD信号が発生すると、第２の検
出回路200aは再びそれを検出して、単発パルスのATDD信
号を発生する。この後はリセット信号発生回路がリセッ
トされることはなく、従来の説明と同様に正常なる動作
が続行され、十分長いPAE′信号が得られるので、読み
出し不可能となる不具合は生じない。
なお以上の説明では読み出し時についてのみ説明した
が、ライトベリファイモード、即ち書込みデータを検証
のために読み出すモードにおいても勿論適用でき、上記
実施例と同様の効果を奏する。
が、ライトベリファイモード、即ち書込みデータを検証
のために読み出すモードにおいても勿論適用でき、上記
実施例と同様の効果を奏する。
また上記実施例ではスタティックカラムモードが可能な
ダイナミックRAMについて説明したが、スタティックRAM
についても本発明が同様の効果を発揮することはいうま
でもない。
ダイナミックRAMについて説明したが、スタティックRAM
についても本発明が同様の効果を発揮することはいうま
でもない。
以上のように本発明にかかる半導体メモリ装置によれ
ば、アドレス遷移検出回路の出力パルス幅を短くしたの
で、同一アドレスが短時間のうちに再度変化しても読み
出し不可能となる不具合を生じることはなく、コラム系
回路の単発パルス動作が可能となる効果がある。
ば、アドレス遷移検出回路の出力パルス幅を短くしたの
で、同一アドレスが短時間のうちに再度変化しても読み
出し不可能となる不具合を生じることはなく、コラム系
回路の単発パルス動作が可能となる効果がある。
第１図は本発明の一実施例による半導体メモリ装置の検
出回路を示す図、第２図は本発明の一実施例による半導
体メモリ装置のコラム系制御回路を示す図、第３図は第
１図及び第２図の動作を説明するための波形図、第４図
は従来のコラムデコーダ部回路を示す図、第５図は従来
のアドレス遷移検出回路を示す図、第６図は第４図の動
作を説明するための波形図、第７図は第５図の動作を説
明するための波形図である。 図において、100はアドレス遷移検出回路（第１の検出
回路）、200はコラム系制御回路、200aは第２の検出回
路、200bはプリアンプ活性化信号発生回路、200cはリセ
ット信号発生回路、200dはコラムデコーダ活性化回路、
73はプリアンプ回路である。 なお図中同一符号は同一又は相当部分を示す。
出回路を示す図、第２図は本発明の一実施例による半導
体メモリ装置のコラム系制御回路を示す図、第３図は第
１図及び第２図の動作を説明するための波形図、第４図
は従来のコラムデコーダ部回路を示す図、第５図は従来
のアドレス遷移検出回路を示す図、第６図は第４図の動
作を説明するための波形図、第７図は第５図の動作を説
明するための波形図である。 図において、100はアドレス遷移検出回路（第１の検出
回路）、200はコラム系制御回路、200aは第２の検出回
路、200bはプリアンプ活性化信号発生回路、200cはリセ
ット信号発生回路、200dはコラムデコーダ活性化回路、
73はプリアンプ回路である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 池田 勇人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 塚本 和宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (1)
- 【請求項１】I/O線に負荷を設けた半導体メモリ装置に
おいて、 アドレスの遷移を検出し微小なる第１の単発パルスを発
生する第１の検出回路と、 第１の単発パルス発生の開始を検出してコラムデコーダ
を活性化するコラムデコーダ活性化回路と、 第１の単発パルスの終了を検出して第２の単発パルスを
発生する第２の検出回路と、 第２の単発パルスを受けI/O線のデータを増幅，ラッチ
するためのプリアンプ回路を活性化するプリアンプ活性
化信号を発生するプリアンプ活性化信号発生回路と、 プリアンプ活性化信号を遅延して、コラムデコーダ活性
化回路とプリアンプ活性化信号発生回路とを不活性にす
るためのリセット信号を発生するリセット信号発生回路
とを備え、 第１の単発パルス発生中に、プリアンプ活性化信号発生
回路、リセット信号発生回路をリセットするように構成
したことを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP61284849A JPH06101227B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体メモリ装置 |
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