JPS63138596A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS63138596A JPS63138596A JP61284849A JP28484986A JPS63138596A JP S63138596 A JPS63138596 A JP S63138596A JP 61284849 A JP61284849 A JP 61284849A JP 28484986 A JP28484986 A JP 28484986A JP S63138596 A JPS63138596 A JP S63138596A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- preamplifier
- single pulse
- column decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スタティック動作が可能な半導体メモリ装
置に関し、特にそのスタティック回路動作の改良に関す
るものである。
置に関し、特にそのスタティック回路動作の改良に関す
るものである。
近年ダイナミックＲＡＭでは、高速読出しや、サイクル
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このモード実現のために、コラム系
は、スタティックＲＡＭと同じくプリチャーシネ要なス
タティック回路で構成する。即ち、Ｉ／Ｏ線は、Ｉ／Ｏ
線負荷により所定のＤＣ電位にプルアップされていて読
出し動作時にＶｃｃ、ＧＮＤ間をフルスイングしない方
式に構成されている。しかしながらこの構成では、Ｉ／
Ｏ負荷から、選択ビット線へＤＣ電流が常に流れるとい
う欠点があった。このため、選択コラムデコーダを、読
出しが可能なある一定時間だけ活性にする単発パルス動
作方式が考寓されている。
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このモード実現のために、コラム系
は、スタティックＲＡＭと同じくプリチャーシネ要なス
タティック回路で構成する。即ち、Ｉ／Ｏ線は、Ｉ／Ｏ
線負荷により所定のＤＣ電位にプルアップされていて読
出し動作時にＶｃｃ、ＧＮＤ間をフルスイングしない方
式に構成されている。しかしながらこの構成では、Ｉ／
Ｏ負荷から、選択ビット線へＤＣ電流が常に流れるとい
う欠点があった。このため、選択コラムデコーダを、読
出しが可能なある一定時間だけ活性にする単発パルス動
作方式が考寓されている。
第４図に、その代表的なコラムデコーダ部の回路図を示
す０図中、５１はインバータ回路、５２゜５３．５４は
ＮＡＮＤ回路、５５．５６．５７゜５８はＰチャネルＭ
Ｏ３）ランジスタ、５９，６０．６１．６２．６３．６
４．６５．６６はＮチャネルＭＯ３）ランジスタ、７１
は選択コラムデコーダ、７２はＩ／Ｏ負荷、７３は出力
がラッチされるプリアンプ、７４はセンスアンプ、ＢＬ
。
す０図中、５１はインバータ回路、５２゜５３．５４は
ＮＡＮＤ回路、５５．５６．５７゜５８はＰチャネルＭ
Ｏ３）ランジスタ、５９，６０．６１．６２．６３．６
４．６５．６６はＮチャネルＭＯ３）ランジスタ、７１
は選択コラムデコーダ、７２はＩ／Ｏ負荷、７３は出力
がラッチされるプリアンプ、７４はセンスアンプ、ＢＬ
。
丁τはビット線対、Ｉｌｏ、Ｉ／石はＩ／Ｏ線対である
。
。
ＣＥはロウ系の信号で、センス後活性となる信号、■は
ライト系信号、ＡＴＤは単発パルスのアドレス遷移検出
回路の出力信号で、コラムデコーダ活性化信号に相当す
る。またＰＡＥはプリアンプ活性化信号であり、ＡＴＤ
信号と同タイミングの信号、ＳｏはＮチャネルセンスア
ンプ７４ａの活性化信号、ＳｏはＰチャネルセンスアン
プ７４ｂの活性化信号、Ａｉはコラムアドレス、Ｙｊは
コラムデコーダの出力を示す。
ライト系信号、ＡＴＤは単発パルスのアドレス遷移検出
回路の出力信号で、コラムデコーダ活性化信号に相当す
る。またＰＡＥはプリアンプ活性化信号であり、ＡＴＤ
信号と同タイミングの信号、ＳｏはＮチャネルセンスア
ンプ７４ａの活性化信号、ＳｏはＰチャネルセンスアン
プ７４ｂの活性化信号、Ａｉはコラムアドレス、Ｙｊは
コラムデコーダの出力を示す。
第５図に、アドレスの遷移を検出して単発パルスを出力
する従来の半導体メモリ装置のアドレス遷移検出回路を
示す。図中、１． ２． ３． ４． ５゜６．７，８
，９．／Ｏ．１１はインバータ回路、１２．１３．１４
．１５はＮＯＲ回路、Ａｔはコラムアドレスを示す、イ
ンバータ１．２，３，４゜及び６．７，８．９はそれぞ
れ偶数個づつあり、遅延段を構成している。
する従来の半導体メモリ装置のアドレス遷移検出回路を
示す。図中、１． ２． ３． ４． ５゜６．７，８
，９．／Ｏ．１１はインバータ回路、１２．１３．１４
．１５はＮＯＲ回路、Ａｔはコラムアドレスを示す、イ
ンバータ１．２，３，４゜及び６．７，８．９はそれぞ
れ偶数個づつあり、遅延段を構成している。
次に第５図の動作原理を第６図の波形図を使って説明す
る。第６図には、第５図の各端子の波形が示されている
。コラムアドレスＡｔが低レベルの時、端子１ａ、ｌｂ
は低レベル故、端子１ｅは高レベル、端子１ｃ、ｌｄは
高レベル故、端子１ｆは低レベルであり、出力ＡＴｉは
低レベルになっている。コラムアドレスＡｉが高レベル
に変化すると、端子１ａが高レベルとなり、端子１ｅが
低レベルになる。このため出力ＡＴｉは高レベルとなる
。この後端子１ｃ、ｌｄが低レベルとなり、端子１ｆが
高レベルとなるため、出力ＡＴｉが低レベルとなり、出
力ＡＴｉとしてパルス状のものが出力されることが分か
る。コラムアドレスＡｔが逆に高レベルから低レベルに
変わる場合もパルス状出力ＡＴｉが発生することも容易
に想像できる。
る。第６図には、第５図の各端子の波形が示されている
。コラムアドレスＡｔが低レベルの時、端子１ａ、ｌｂ
は低レベル故、端子１ｅは高レベル、端子１ｃ、ｌｄは
高レベル故、端子１ｆは低レベルであり、出力ＡＴｉは
低レベルになっている。コラムアドレスＡｉが高レベル
に変化すると、端子１ａが高レベルとなり、端子１ｅが
低レベルになる。このため出力ＡＴｉは高レベルとなる
。この後端子１ｃ、ｌｄが低レベルとなり、端子１ｆが
高レベルとなるため、出力ＡＴｉが低レベルとなり、出
力ＡＴｉとしてパルス状のものが出力されることが分か
る。コラムアドレスＡｔが逆に高レベルから低レベルに
変わる場合もパルス状出力ＡＴｉが発生することも容易
に想像できる。
出力ＡＴｉの高レベルの巾は、遅延段の段数によって調
節可能で、プリアンプに出力がラッチされるに要する以
上の時間（約２０ｒｉＳ）に設定される。
節可能で、プリアンプに出力がラッチされるに要する以
上の時間（約２０ｒｉＳ）に設定される。
そして各出力ＡＴｉがＮＯＲ回路１５に入力されると単
発パルス状の信号ＡＴＤが発生される。
発パルス状の信号ＡＴＤが発生される。
次に、第４図の回路の動作原理を、第７図の波形図を用
いて説明する。・ 今、センスが完了して、ビット線対ＢＬ、Ｂτの電位が
ＶＣＣとＧＮＤに固定されているとし、かつ読出し期間
中であるとする。 。
いて説明する。・ 今、センスが完了して、ビット線対ＢＬ、Ｂτの電位が
ＶＣＣとＧＮＤに固定されているとし、かつ読出し期間
中であるとする。 。
コラムアドレスＡｔが遷移すると、それを検出して、Ａ
ＴＤ信号が高レベル、ＡＴＤ信号が低レベルとなる。そ
れ故、第４図の端子５ｂが高レベルとなる。同時に、コ
ラムデコーダ内では、コラムデコーダ７１が選択され、
端子５ａが低レベルとなる。そしてコラムデコーダの出
力Ｙｊが高レベルとなり、ビット線対ＢＬ、百１４）デ
ータが■／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏに流れ込む。その後、
τＴＤ信号に同期して、プリアンプ活性化信号ＰＡＥが
高レベルとなり、Ｉ／Ｏ線対のデータが、プリアンプに
ラッチされる。さらにその後、ＡＴＤ信号が高レベルに
戻ると、コラムデコーダの出力Ｙｊが低レベルとなり、
Ｉ／Ｏ線対とビット線対とが切離され、ｌ／ＯｖＡ負荷
を介したＤＣ電流は皆無となる。
ＴＤ信号が高レベル、ＡＴＤ信号が低レベルとなる。そ
れ故、第４図の端子５ｂが高レベルとなる。同時に、コ
ラムデコーダ内では、コラムデコーダ７１が選択され、
端子５ａが低レベルとなる。そしてコラムデコーダの出
力Ｙｊが高レベルとなり、ビット線対ＢＬ、百１４）デ
ータが■／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏに流れ込む。その後、
τＴＤ信号に同期して、プリアンプ活性化信号ＰＡＥが
高レベルとなり、Ｉ／Ｏ線対のデータが、プリアンプに
ラッチされる。さらにその後、ＡＴＤ信号が高レベルに
戻ると、コラムデコーダの出力Ｙｊが低レベルとなり、
Ｉ／Ｏ線対とビット線対とが切離され、ｌ／ＯｖＡ負荷
を介したＤＣ電流は皆無となる。
従来の半導体メモリ装置は以上のように構成されている
ので、同一アドレスが、アドレス遷移検出回路の遅延段
の設定時間より短時間のうちに再度変化した場合、読出
しができなくなるという不具合があった。
ので、同一アドレスが、アドレス遷移検出回路の遅延段
の設定時間より短時間のうちに再度変化した場合、読出
しができなくなるという不具合があった。
以下、その不具合に？いて説明する。第５図。
第６図において、アドレスＡｉが図中破線で示される様
に変化した場合、端子１ａが再び低レベルとなる故、端
子１ｅが高レベルとなる。このため、出力ＡＴｉは一度
低レベルとなり、端子１ｂが高レベルになると再び端子
１ｅが低レベルとなる。これにより出力ＡＴｔが高レベ
ルとなるが、その後、端子１ｂが低レベルとなるため、
端子１ｅが再び高レベルとなり、出力ＡＴｉが、再び低
レベルとなる。
に変化した場合、端子１ａが再び低レベルとなる故、端
子１ｅが高レベルとなる。このため、出力ＡＴｉは一度
低レベルとなり、端子１ｂが高レベルになると再び端子
１ｅが低レベルとなる。これにより出力ＡＴｔが高レベ
ルとなるが、その後、端子１ｂが低レベルとなるため、
端子１ｅが再び高レベルとなり、出力ＡＴｉが、再び低
レベルとなる。
結局、ＡＴＬの有効な高レベルの巾ｔｗが、小さくなる
ことが分かる。
ことが分かる。
ＡＴｉの波形が、この様な変化を示した場合の各部の動
作波形を第７図に破線で示す。
作波形を第７図に破線で示す。
このように従来の半導体メモリ装置では、アドレスＡｔ
が短時間のうちに再度変化した場合、有効なＡＴｉの巾
が減少するため、プリアンプ活性化信号ＰＡＥのパルス
巾が狭（なり、有効データが読出せないという不具合を
生じることがわかる。
が短時間のうちに再度変化した場合、有効なＡＴｉの巾
が減少するため、プリアンプ活性化信号ＰＡＥのパルス
巾が狭（なり、有効データが読出せないという不具合を
生じることがわかる。
この発明は、上記のような問題点を解消するためになさ
れたもので、同一アドレスが短時間のうちに再度変化し
た場合でも、有効データが読出し不可能となる不具合を
生じない、単発パルス動作方式のコラム系回路を有する
半導体メモリ装置を提供することを目的としている。
れたもので、同一アドレスが短時間のうちに再度変化し
た場合でも、有効データが読出し不可能となる不具合を
生じない、単発パルス動作方式のコラム系回路を有する
半導体メモリ装置を提供することを目的としている。
この発明に係る半導体メモリ装置は、アドレス遷移検出
回路の出力パルス巾を微小にし、そのパルス発生の開始
タイミングを検出してコラムデコーダを活性にし、かつ
そのパルスの終了を検出する第２の検出回路の出力でプ
リアンプを活性にすると共に、プリアンプ活性化信号の
遅延信号で、プリアンプとコラムデコーダとを不活性に
するリセット信号を発生し、アドレス遷移検出回路の出
力パルス発生中にプリアンプ活性化信号発生回路及びリ
セット信号発生回路をリセットするように構成したもの
である。
回路の出力パルス巾を微小にし、そのパルス発生の開始
タイミングを検出してコラムデコーダを活性にし、かつ
そのパルスの終了を検出する第２の検出回路の出力でプ
リアンプを活性にすると共に、プリアンプ活性化信号の
遅延信号で、プリアンプとコラムデコーダとを不活性に
するリセット信号を発生し、アドレス遷移検出回路の出
力パルス発生中にプリアンプ活性化信号発生回路及びリ
セット信号発生回路をリセットするように構成したもの
である。
この発明においては、アドレス遷移検出回路の出力パル
ス巾が、微小（＜５ｎｓ）な故、同一アドレスが短時間
内に再度変化しても、読出し不可能となる不具合が生じ
ず、正常なコラム系の動作が可能となる。
ス巾が、微小（＜５ｎｓ）な故、同一アドレスが短時間
内に再度変化しても、読出し不可能となる不具合が生じ
ず、正常なコラム系の動作が可能となる。
以下、この発明の一実施例について説明する。
第１図は本発明の一実施例による半導体メモリ装置のア
ドレス遷移検出回路（第１の検出回路）／Ｏ０を示す０
図中、／Ｏ１，／Ｏ２，／Ｏ３゜／Ｏ４．／Ｏ５，／Ｏ
６は、インバータ回路、／Ｏ７、ｔｏｅ、 １ｏ９．
１／ＯはＮＡＮＤ回路であり、他は第５図と同じである
。
ドレス遷移検出回路（第１の検出回路）／Ｏ０を示す０
図中、／Ｏ１，／Ｏ２，／Ｏ３゜／Ｏ４．／Ｏ５，／Ｏ
６は、インバータ回路、／Ｏ７、ｔｏｅ、 １ｏ９．
１／ＯはＮＡＮＤ回路であり、他は第５図と同じである
。
第２図に本発明の一実施例による半導体メモリ装置のコ
ラム系制御回路２００を示す。
ラム系制御回路２００を示す。
図中、２０１，２０２，２０３，２０４，２０５．２０
６．２０７はインバータ回路、２０８゜２０９．２／Ｏ
，２１１，２１２，２１３．２１４はＮＯＲ回路であり
、２００ａはインバータ回路２０１〜２０３及びＮＯＲ
回路２０８からなる第２の検出回路、２００ｂはＮＯＲ
回路２０９゜２／Ｏからなるプリアンプ活性化信号発生
回路、２００ｃはインバータ回路２０４〜２０７及びＮ
ＯＲ回路２１１．２１２からなるリセット信号発生回路
、２００ｄはＮＯＲ回路２１３，２１４からなるコラム
デコーダ活性化回路である。
６．２０７はインバータ回路、２０８゜２０９．２／Ｏ
，２１１，２１２，２１３．２１４はＮＯＲ回路であり
、２００ａはインバータ回路２０１〜２０３及びＮＯＲ
回路２０８からなる第２の検出回路、２００ｂはＮＯＲ
回路２０９゜２／Ｏからなるプリアンプ活性化信号発生
回路、２００ｃはインバータ回路２０４〜２０７及びＮ
ＯＲ回路２１１．２１２からなるリセット信号発生回路
、２００ｄはＮＯＲ回路２１３，２１４からなるコラム
デコーダ活性化回路である。
またＡＴＤＤはアドレス遷移検出回路のパルス出力（第
１の単発パルス）ＡＴＤの発生の終了を検出して出力さ
れる単発パルス信号（第２の単発パルス）、ＰＡＥ’は
このパルス信号を受はプリアンプを活性にするプリアン
プ活性化信号、ＣＤＣはＰＡＥ’信号の遅延信号で、プ
リアンプがデータをラッチした後、プリアンプとコラム
デコーダとを不活性にするリセット信号、ＡＴＤ ’は
コラムデコーダ活性化信号を示す。
１の単発パルス）ＡＴＤの発生の終了を検出して出力さ
れる単発パルス信号（第２の単発パルス）、ＰＡＥ’は
このパルス信号を受はプリアンプを活性にするプリアン
プ活性化信号、ＣＤＣはＰＡＥ’信号の遅延信号で、プ
リアンプがデータをラッチした後、プリアンプとコラム
デコーダとを不活性にするリセット信号、ＡＴＤ ’は
コラムデコーダ活性化信号を示す。
なおコラムデコーダ部回路は、第４図に示された従来回
路と同一であり、以下、第１図、第２図の動作原理を、
第３図の波形図を用いて説明する。
路と同一であり、以下、第１図、第２図の動作原理を、
第３図の波形図を用いて説明する。
第１図は、第５図の遅延段を減少しただけの回路であり
、従って例えば５ｎｓ以下の微小なるパルス巾が得られ
ることは容易に想像される。
、従って例えば５ｎｓ以下の微小なるパルス巾が得られ
ることは容易に想像される。
第２図において、アドレスが遷移してアドレス遷移検出
回路の出力ＡＴＤが高レベルになると、コラムデコーダ
活性化信号ＡＴＤ’が低レベルとなり、選択コラムデコ
ーダの出力Ｙｊが高レベルとなる。そして、ビット線対
のデータが、Ｉ／Ｏ線対に転送される。その後、ＡＴＤ
信号が低レベルになると、それを検出して、単発パルス
のＡＴＤＤ信号が高レベルとなる。さらに、この出力に
より、プリアンプ活性化信号であるＰ Ａ Ｅ’倍信号
高レベルとなり、Ｉ／Ｏ線対のデータがプリアンプでラ
ッチされるＰＡＥ’信号からの遅延で、単発パルスのリ
セット信号ＣＤＣが高レベルとなる。
回路の出力ＡＴＤが高レベルになると、コラムデコーダ
活性化信号ＡＴＤ’が低レベルとなり、選択コラムデコ
ーダの出力Ｙｊが高レベルとなる。そして、ビット線対
のデータが、Ｉ／Ｏ線対に転送される。その後、ＡＴＤ
信号が低レベルになると、それを検出して、単発パルス
のＡＴＤＤ信号が高レベルとなる。さらに、この出力に
より、プリアンプ活性化信号であるＰ Ａ Ｅ’倍信号
高レベルとなり、Ｉ／Ｏ線対のデータがプリアンプでラ
ッチされるＰＡＥ’信号からの遅延で、単発パルスのリ
セット信号ＣＤＣが高レベルとなる。
この信号により、ＡＴＤ’信号が高レベル、ＰＡＥ′信
号が低レベルとなる。
号が低レベルとなる。
以上の様に本発明では、コラム系回路の単発パルス動作
が可能である。
が可能である。
ここで同一アドレスが短時間のうちに再度変化した゛場
合が、第３図中、破線で示されている。ＡＴＤ信号のパ
ルス巾が短いので、再び、単発パルスのＡＴＤ信号が発
生する。ＡＴＤ信号が高レベル故、プリアンプ活性化信
号発生回路、リセット信号発生回路がリセットされる。
合が、第３図中、破線で示されている。ＡＴＤ信号のパ
ルス巾が短いので、再び、単発パルスのＡＴＤ信号が発
生する。ＡＴＤ信号が高レベル故、プリアンプ活性化信
号発生回路、リセット信号発生回路がリセットされる。
この後、ＡＴＤ信号が低レベルになると、再びそれを検
出して、単発パルスのＡＴＤＤ信号が発生する。この後
は、前述の説明と同様に、正常なる動作が続行されるの
で、読出し不可能となる不具合は生じない。
出して、単発パルスのＡＴＤＤ信号が発生する。この後
は、前述の説明と同様に、正常なる動作が続行されるの
で、読出し不可能となる不具合は生じない。
なお、以上の説明では読出し時についてのみ説明したが
、ライトベリファイモード、即ち書込みデータを検証の
ために読出すモードにおいても勿論適用でき、上記実施
例と同様の効果を奏する。
、ライトベリファイモード、即ち書込みデータを検証の
ために読出すモードにおいても勿論適用でき、上記実施
例と同様の効果を奏する。
また、上記実施例ではスタティックカラムモードが可能
なダイナミックＲＡＭについて説明したが、スタティッ
クＲＡＭについても、未発明が同様の効果を発揮するこ
とは言うまでもない。
なダイナミックＲＡＭについて説明したが、スタティッ
クＲＡＭについても、未発明が同様の効果を発揮するこ
とは言うまでもない。
以上の様に、本発明に係る半導体メモリ装置によれば、
アドレス遷移検出回路の出力パルス巾を短くしたので、
同一アドレスが、短時間に変化しても、読出し不可能と
なる不具合を生じることなく、コラム系回路の単発パル
ス動作が可能となる効果がある。
アドレス遷移検出回路の出力パルス巾を短くしたので、
同一アドレスが、短時間に変化しても、読出し不可能と
なる不具合を生じることなく、コラム系回路の単発パル
ス動作が可能となる効果がある。
第１図は本発明の一実施例による半導体メモリ装置の検
出回路を示す図、第２図は本発明の一実施例による半導
体メモリ装置のコラム系制御回路を示す図、第３図は第
１図及び第２図の動作を説明するための波形図、第４図
は従来のコラムデコーダ部回路を示す図、第５図は従来
のアドレス遷移検出回路を示す図、第６図は第４図の動
作を説明するための波形図、第７図は第５図の動作を説
明するための波形図である。 図において、／Ｏ０はアドレス遷移検出回路（第１の検
出回路）、２００はコラム系制御回路、２００ａは第２
の検出回路、２０ （Ｌｂはプリアンプ活性化信号発生
回路、２００ｃはリセット信号発生回路、２００ｄはコ
ラムデコーダ活性化回路、７３はプリアンプ回路である
。
出回路を示す図、第２図は本発明の一実施例による半導
体メモリ装置のコラム系制御回路を示す図、第３図は第
１図及び第２図の動作を説明するための波形図、第４図
は従来のコラムデコーダ部回路を示す図、第５図は従来
のアドレス遷移検出回路を示す図、第６図は第４図の動
作を説明するための波形図、第７図は第５図の動作を説
明するための波形図である。 図において、／Ｏ０はアドレス遷移検出回路（第１の検
出回路）、２００はコラム系制御回路、２００ａは第２
の検出回路、２０ （Ｌｂはプリアンプ活性化信号発生
回路、２００ｃはリセット信号発生回路、２００ｄはコ
ラムデコーダ活性化回路、７３はプリアンプ回路である
。
Claims (1)
- （１）Ｉ／Ｏ線に負荷を設けた半導体メモリ装置におい
て、 アドレスの遷移を検出し微小なる第１の単発パルスを発
生する第１の検出回路と 第１の単発パルス発生の開始を検出してコラムデコーダ
を活性化するコラムデコーダ活性化回路と、 第１の単発パルスの終了を検出して第２の単発パルスを
発生する第２の検出回路と、 第２の単発パルスを受けＩ／Ｏ線のデータを増幅、ラッ
チするためのプリアンプ回路を活性化するプリアンプ活
性化信号発生回路と、 プリアンプ活性化信号を遅延して、コラムデコーダとプ
リアンプ回路とを不活性にするためのリセット信号を発
生するリセット信号発生回路とを備え、 第１の単発パルス発生中に、プリアンプ活性化信号発生
回路、リセット信号発生回路をリセットする様に構成し
たことを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284849A JPH06101227B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体メモリ装置 |
| US07/124,554 US4843596A (en) | 1986-11-29 | 1987-11-24 | Semiconductor memory device with address transition detection and timing control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284849A JPH06101227B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138596A true JPS63138596A (ja) | 1988-06-10 |
| JPH06101227B2 JPH06101227B2 (ja) | 1994-12-12 |
Family
ID=17683821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284849A Expired - Lifetime JPH06101227B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4843596A (ja) |
| JP (1) | JPH06101227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115910135A (zh) * | 2022-12-12 | 2023-04-04 | 湖南融创微电子有限公司 | 一种异步存储器用时钟产生装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JP2805761B2 (ja) * | 1988-08-29 | 1998-09-30 | 日本電気株式会社 | スタティックメモリ |
| GB2226725A (en) * | 1988-12-14 | 1990-07-04 | Philips Nv | Pulse generator circuit arrangement |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| JP3103575B2 (ja) * | 1989-05-26 | 2000-10-30 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5003513A (en) * | 1990-04-23 | 1991-03-26 | Motorola, Inc. | Latching input buffer for an ATD memory |
| KR930006970B1 (ko) * | 1990-11-30 | 1993-07-24 | 현대전자산업 주식회사 | 어드레스 천이 검출회로 |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| US5306963A (en) * | 1992-06-19 | 1994-04-26 | Intel Corporation | Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory |
| US5243575A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Address transition detection to write state machine interface circuit for flash memory |
| US5418479A (en) * | 1993-12-27 | 1995-05-23 | Intel Corporation | Method and circuitry for generating a safe address transition pulse in a memory device |
| US5493538A (en) * | 1994-11-14 | 1996-02-20 | Texas Instruments Incorporated | Minimum pulse width address transition detection circuit |
| US5606269A (en) * | 1995-10-26 | 1997-02-25 | International Business Machines Corporation | Non-delay based address transition detector (ATD) |
| US6294939B1 (en) | 1998-10-30 | 2001-09-25 | Stmicroelectronics, Inc. | Device and method for data input buffering |
| US6603338B1 (en) * | 1998-10-30 | 2003-08-05 | Stmicroelectronics, Inc. | Device and method for address input buffering |
| US7203779B2 (en) * | 2002-01-30 | 2007-04-10 | Stmicroelectronics, Inc. | Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus |
| KR100479818B1 (ko) * | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 디코딩 장치 및 인에이블 방법 |
| US9047935B2 (en) | 2011-11-25 | 2015-06-02 | Institute of Microelectronics, Chinese Academy of Sciences | Read timing generation circuit |
| CN103440879B (zh) * | 2013-08-23 | 2016-04-20 | 中国科学院微电子研究所 | 地址变化监测电路、装置及其生成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
| US4558435A (en) * | 1983-05-31 | 1985-12-10 | Rca Corporation | Memory system |
| US4656612A (en) * | 1984-11-19 | 1987-04-07 | Inmos Corporation | Dram current control technique |
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPH0612626B2 (ja) * | 1986-01-22 | 1994-02-16 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1986
- 1986-11-29 JP JP61284849A patent/JPH06101227B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-24 US US07/124,554 patent/US4843596A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115910135A (zh) * | 2022-12-12 | 2023-04-04 | 湖南融创微电子有限公司 | 一种异步存储器用时钟产生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4843596A (en) | 1989-06-27 |
| JPH06101227B2 (ja) | 1994-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63138596A (ja) | 半導体メモリ装置 | |
| KR920006976A (ko) | 반도체 메모리 장치 | |
| JPH0373495A (ja) | 半導体メモリ装置 | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| JP3406698B2 (ja) | 半導体装置 | |
| KR100311038B1 (ko) | 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법 | |
| JP2003303493A (ja) | 半導体記憶装置の制御方法、および半導体記憶装置 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| JP2840733B2 (ja) | メモリのカラムスイッチングイネーブル信号発生回路 | |
| JP4024972B2 (ja) | 半導体記憶装置 | |
| KR930001652B1 (ko) | 반도체 기억장치 | |
| US7885127B2 (en) | Semiconductor memory device and operation method thereof | |
| JP2002076879A (ja) | 半導体装置 | |
| US6552953B2 (en) | High speed signal path and method | |
| KR980011464A (ko) | 반도체 메모리의 데이타라인 등화 제어회로 | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| JP3952393B2 (ja) | 同期型ダイナミックランダムアクセスメモリアレイにおいてアクセス動作を実行するための方法およびコラム選択信号を制御するための回路を含む集積回路素子 | |
| KR100200919B1 (ko) | 어드레스 천이 감지기를 사용한 반도체 메모리 장치의 라이트 경로 제어회로 | |
| JPH0955087A (ja) | 半導体メモリ装置 | |
| KR101782921B1 (ko) | 반도체 메모리 장치 및 그의 동작 방법 | |
| JPS63237292A (ja) | 半導体メモリ装置 | |
| JPWO1993004476A1 (ja) | 半導体記憶装置 | |
| JP3361875B2 (ja) | 同期型半導体記憶装置 | |
| KR0117500Y1 (ko) | 메모리 소자의 쓰기 리커버리 신호 발생 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |