JPH06101228B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えば、パルス信号により
活性化されるメイアンプを含むダイナミック型RAMに利
用して有効な技術に関するものである。

〔背景技術〕

カラム系選択回路をスタティック型回路により構成し、
ワード線を選択状態にしたままカラムアドレス信号を変
化させてデータ線の選択を次々に切り換えることによっ
て、上記ワード線に結合されたメモリセルの連続的な読
み出し／書き込み動作を行うようにした、いわゆるスタ
ティックカラムモードのダイナミック型RAMが開発され
ている。このようなスタティックカラムモードによる連
続アクセスモードにあっては、カラム系のアドレス切り
換えを外部端子から供給されるアドレス信号によって行
うものであるため、任意のタイミングでのアドレス切り
換えが可能な反面、外部端子から供給されるアドレス信
号のスキュー（アドレス信号の変化タイミング差）等に
よって動作速度が比較的遅くされる。この理由は、多ビ
ットからなるアドレス信号のうちの最も遅く変化するア
ドレス信号を持ってカラム選択動作が行われることにな
るからである。

一方、カラムアドレスストローブ信号▲▼に同期
してカラムアドレス信号を取り込み、上記のようにデー
タ線の選択を次々に切り換えるページモードにおいて
は、上記アドレス信号のスキューを考慮する必要がない
から、より高速な連続アクセス動作を実現できる。

本願発明者においては、ダイナミック型RAMの設計の合
理化及び量産化の向上のため、上記両連続アクセスモー
ドを共通の回路により、選択的に実現することを検討し
た。このような上記両連続アクセスモードのいずれでも
その仕様に応じて対応できるようにするため、選択され
たデータ線の信号を増幅するメインアンプとして、スタ
ティック型回路を用いると、その消費電流が比較的大き
くなってしまうという問題が生じる。

なお、ダイナミック型RAMに関しては、例えば日経マグ
ロウヒル社1983年７月18日付の雑誌『日経エレクトロニ
クス』第169頁ないし193頁参照。

〔発明の目的〕

この発明の目的は、低消費電力を実現したメイアンプを
具備するダイナミック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、カ
ラムアドレスストローブ信号を受けて、カラム選択動作
とほゞ同期した１ショットのパルス信号により一定期間
だけメインアンプを動作状態にさせるようにするもので
ある。また、このメインアンプを読み出し動作モードの
ときにのみに動作させるようにするものである。

〔実施例〕

第１図には、この発明が適用されたダイナミック型RAM
のブロック図が示されている。同図の各回路ブロックを
構成する回路素子は、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な半導体基板上において形成される。この図における主
要なブロックは、実際の幾何学的な配置に合わせて描か
れている。

この実施例では、特に制限されないが、メモリアレイ
は、M0〜M3のように、左右及び上下に２つづ分けて配置
される。各メモリアレイM0〜M3のそれぞれにおいて、カ
ラム系信号線（データ線）は、平行に配置された一対の
相補データ線からなり、同図においては横方向に向かう
よう配置される二交点方式（折り返しビット線又はディ
ジット線方式）により構成されている。また、カラムデ
コーダYDCR0及びYDCR1を中心として、左右にそれぞれ同
図縦方向に走る一対の共通相補データ線が配置される。
特に制限されないが、各メモリアレイM0〜M3は、それぞ
れが例えば約256Kビットの記憶容量を持つようにされ、
全体で約1Mビットの大記憶容量とされる。

カラムスイッチ回路CW0〜CW3は、カラムデコーダYDCR0
とYDCR1により形成されたデコード出力信号（選択信
号）を受けて、それぞれのアドレスに対応したメモリア
レイM0〜M3の相補データ線と共通データ線とを接続させ
る。上記カラムデコーダYDCRは、後述するカラムアドレ
スバッファYADBから供給される相補アドレス信号ａy0〜
ａynを解読し、データ線選択タイミング信号に同期し
て、上記カラムスイッチ回路CW0〜CW3に供給する選択信
号を形成する。ここで、相補アドレス信号ａy0〜ａyn
は、外部端子から供給されたアドレス信号AY0〜AYnと同
相の内部アドレス信号ay0〜aynと、これと位相反転され
た内部アドレス信号y0〜ynとを合わせて表現するも
のである。このことは、後述するロウ系のアドレス信号
においても同様である。

上記各メモリアレイM0〜M3において、ロウ系アドレス選
択線（ワード線，ダミーワード線）は、同図では縦方向
に向かうよう配置される。

ロウデコーダXDCR0とXDCR1は、後述するロウアドレスバ
ッファXADBから供給された相補アドレス信号ａx0〜ａxm
を解読して、メモリアレイM0,M2及びM1,M3における１本
のワード線とそれに対応したダミーワード線の選択信号
を形成する。ワード線駆動回路WDRV0,WRV2及びWDRV1,WD
RV3は、上記選択信号とワード線選択タイミング信号を
受けて、対応するメモリアレイM0,M2及びM1,M3における
上記１本のワード線及びダミーワード線を選択状態にす
る。

センスアンプSA0〜SA3は、書込み／読み出し動作の時
に、センスアンプタイミング信号により増幅動作を開始
し、ワード線の選択動作によって一方のデータ線に結合
されたメモリセルからの微少読み出し電圧を、特に制限
されないが、ダミーワード線の選択動作によって他方の
データ線に結合されたダミーセルからの基準電圧を参照
して、相補データ線をハイレベル／ロウレベルに増幅す
る。

ロウアドレスバッファXADBは、ロウアドレスストローブ
信号▲▼に同期して供給された外部アドレス信号
AX0〜AXmを取り込み、上記相補アドレス信号ａx0〜ａxm
を形成する。カラムアドレスバッファYADBは、カラムア
ドレスストローブ信号▲▼に同期して供給された
外部アドレス信号AY0〜AYnを取り込む、上記相補アドレ
ス信号ａy0〜ａynを形成する。

上記共通相補データ線は、メインアンプMA0,MA1の入力
端子とデータ入力回路DIBの出力端子に結合される。こ
のメインアンプMA0とMA1は、後述するようなメインアン
プタイミング信号に従って増幅動作を開始し、共通相補
データ線に読み出された信号を増幅してデータ出力回路
DOBへ伝える。データ出力回路DOBは、ライトイネーブル
信号▲▼がハイレベルとされた読み出し動作なら、
所定のタイミングで動作状態にされ、上記メインアンプ
MA0又はMA1の出力を増幅して外部端子Ｄへ送出する。ラ
イトイネーブル信号▲▼がロウレベルにされた書き
込み動作なら、データ入力回路DIBは、所定のタイミン
グで動作状態にされ、外部端子から供給されたデータDi
nを、アドレス指示された一方の共通相補データ線に伝
える。

内部制御信号発生回路TGは、特に制限されないが、３つ
の外部制御信号▲▼（ロウアドレスストローブ信
号）、▲▼（カラムアドレスストローブ信号）及
び▲▼（ライトイネーブル信号）を受けて、その動
作モードの識別と、それの動作モードに必要な各種タイ
ミング信号を形成して各回路へ送出する。

第２図には、データの入力及び出力回路の一実施例の回
路図が示されている。同図の各回路素子は、公知のCMOS
（相補型MOS）集積回路の製造技術によって、１個の単
結晶シリコンのような半導体基板上において形成され
る。同図において、ソース・ドレイン間に直線が付加さ
れたMOSFETはチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートの構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、電源端子Vccに結合される。特に
制限されないが、図示しない内蔵の基板バックバイアス
電圧発生回路は、集積回路の外部端子を構成する電源端
子Vccと基準電位端子もしくはアース端子との間に加え
られる＋5Vのような正電源電圧に応答して、上記半導体
基板に供給すべき負のバックバイアス電圧を発生する。
これによって、ＮチャンネルMOSFETの基板ゲートにバッ
クバイアス電圧が加えられる。その結果として、Ｎチャ
ンネルMOSFETのソース、ドレインと半導体基板間の接合
容量（寄生容量）が減少させられることによる動作の高
速化が図られ、基板に発生するマイノリティ（少数）キ
ャリアが吸収されることによってメモリセルの情報保持
時間が長くされる。

代表として示された共通相補データ線CD0,▲▼０
は、メイアンプMA0の入力端子に結合される。メインア
ンフMA0は、次の一対の初段差動増幅回路、第２段差動
増幅回路2nd、及び出力選択回路とから構成される。

一対の初段差動増幅回路のうちの一方の増幅回路は、Ｎ
チャンネル差動増幅MOSFETQ7,Q8と、そのドレインと電
源電圧Vccとの間に設けられたＰチャンネル負荷MOSFETQ
5,Q6及び上記差動増幅MOSFETQ7,Q8の共通ソースと回路
の接地電位点との間に設けられたＮチャンネル型のパワ
ースイッチMOSFETQ13とにより構成される。上記負荷MOS
FETQ5,Q6は、電流ミラー形態にされることによって、ア
クティブ負荷回路を構成する。上記初段差動増幅回路の
他方は、上記同様のＮチャンネル差動増幅MOSFETQ11,Q1
2とＰチャンネル負荷MOSFETQ9,Q10により構成され、上
記差動増幅MOSFETQ11,Q12の共通ソースは、上記一方の
差動増幅MOSFETQ7,Q8の共通ソースと共通化され、上記
パワースイッチMOSFETQ13によりその動作の制御が行わ
れる。このMOSFETQ13のゲートには、後述するようなメ
インアンプの動作タイミング信号φmaが供給される。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルMOSFETQ7のゲートと、他方の差動増幅回路
における非反転入力端子としてのＮチャンネルMOSFETQ1
1のゲートは、上記共通相補データ線▲▼０に結合
される。また、上記一方の差動増幅回路における非反転
入力端子としてのＮチャンネルMOSFETQ8のゲートと、他
方の差動増幅回路における反転入力端子としてのＮチャ
ンネルMOSFETQ12のゲートは、上記共通相補データ線CD0
に結合される。

上記一対の初段差動増幅回路により増幅された一対の出
力信号は、特に制限されないが、同図において点線で囲
まれた回路のように、上記初段差動増幅回路と類似の回
路によって構成された第２段差動増幅回路2ndの一対の
入力端子に供給される。この第２段差動増幅回路におけ
る各回路素子は、上記初段増幅回路のそれと同様である
ので、回路記号とその説明を省略する。

上記第２段差動増幅回路2ndの一対の出力信号は、次の
出力選択回路を通して共通のデータ出力回路DOBの入力
に伝えられる。差動増幅回路路2ndの一方の出力信号を
受ける一方の出力選択回路は、ＰチャンネルMOSFETQ17
とＮチャンネルMOSFETQ18により構成されたCMOSインバ
ータ回路の入力に供給される。このCMOSインバータ回路
は、ＰチャンネルMOSFETQ16とＮチャンネルMOSFETQ19と
によって電源電圧Vccと回路の接地電位とが供給される
ことによって動作状態にされる。したがって、上記MOSF
ETQ16とQ19がオフ状態にされると、CMOSインバータ回路
の出力はハイインピーダンス状態にされる。上記差動増
幅回路2ndの他方の出力信号を受ける他方の出力選択回
路は、上記同様なCMOSインバータ回路を構成するＰチャ
ンネルMOSFETQ21,NチャンネルMOSFETQ22及び動作電圧を
供給するＰチャンネルMOSFETQ20,NチャンネルMOSFETQ23
により構成され、上記MOSFETQ20とQ23がオフ状態にされ
ると、そのCMOSインバータ回路の出力をハイインピーダ
ンス状態にさせる。

第１図に示した他のメインアンプMA1も上記同様な回路
により構成される。これら２つのメインアンプMA0とMA1
の出力信号は、例えばカラム系の１ビットのアドレス信
号an,ｎにより選択的にデータ出力回路DOBへ送出され
る。すなわち、ノア（NOR）回路G6は、デコーダ回路を
構成する。ノアゲート回路G6の入力には、後述するよう
に読み出し動作のとき、カラム選択動作と同期して発生
されるパルスリード信号▲▼とアドレス信号anが
供給される。ノアゲート回路回路G6は、例えばアドレス
信号anがロウレベルで、上記制御信号▲▼がロウ
レベルにされると、これに同期して、その出力をハイレ
ベルにする。このノアゲート回路G6の出力は、CMOSイン
バータ回路IV3によって反転され、出力選択回路のＰチ
ャンネルMOSFETQ16,Q20のゲートに供給される。上記ノ
アゲート回路G6の出力は、出力選択回路のＮチャンネル
MOSFETQ19,Q23のゲートに供給される。これによって、
上記制御信号▲▼に同期して、上記メインアンプ
MA0の出力信号が、次のデータ出力回路DOBの入力端子に
送出される。なお、反転のアドレス信号ｎがロウレベ
ルなら、図示しないメインアンプMA1の出力信号がデー
タ出力回路DOBへ伝えられる。

データ出力回路DOBは、ナンド（NAND）ゲート回路G1,G2
により構成されたラッチ回路が設けられる。その一対の
入力端子と電源電圧Vccとの間には、上記制御信号RYPに
よって制御されるＰチャンネルMOSFETQ24,Q25が設けら
れる。

このラッチ回路の出力信号は、それぞれナンドゲート回
路G3とCMOSインバータ回路IV1及びナンドゲート回路G4
とCMOSインバータ回路IV2を介してプッシュプル形態の
Ｎチャンネル出力MOSFETQ26及びＮチャンネル出力MOSFE
TQ27のゲートに伝えられる。上記ナンドゲート回路G3,G
4の他方の入力には、動作タイミング信号DOBが供給され
る。この信号DOBがハイレベル（論理“1"）の時、これ
に応じてナンドゲート回路G3,G4がゲートを開いてCMOS
インバータ回路IV1,IV2及び出力MOSFETQ26,Q27を介し
て、上記選択されたメインアンプMA0（又はMA1）出力信
号を増幅して外部端子Doutへ送出させる。なお、上記タ
イミング信号DOBが回路の接地電位のようなロウレベル
なら、ノアゲート回路G3,G4の出力信号は共にハイレベ
ルにされ、インバータ回路IV1,IV2の出力信号が共にロ
ウレベルにされる。これにより、出力MOSFETQ26とQ27は
共にオフ状態となり、その出力をハイインピーダンス状
態にさせる。

外部入力端子Dinは、データ入力回路DIBの入力端子に接
続される。このデータ入力回路DIBは、後述するタイミ
ング信号φinにより動作状態にされ、外部入力端子Din
に供給された書き込みデータ信号と同相の書き込み信号
と逆相の書き込み信号を形成する。上記相補的な書き込
みデータ信号は、Ｎチャンネル伝送ゲートMOSFETQ1とQ2
を介して共通相補データ線▲▼0,CD0に供給され
る。なお、共通相補データ線▲▼0,CD0と電源電圧V
ccとの間には、比較的小さなコンダクタンスを持つよう
にされたＮチャンネル負荷MOSFETQ3,Q4が設けられる。

上記データ入力回路DIBの出力信号を選択的に伝える伝
送ゲートMOSFETQ1,Q2のゲートには、次のノアゲート回
路G7により構成されたデコーダ回路の出力選択信号が供
給される。ノアゲート回路G7の入力には上記出力選択回
路と同じアドレス信号anとパルスライト信号▲▼
が供給される。これにより、共通相補データ線▲▼
0,CD0を指示するアドレス信号anがロウレベルであると
き、書き込み動作モードにおいて上記制御信号▲
▼のロウレベルに同期して、ノアゲート回路G7の出力信
号がハイレベルにされる。これに応じて、伝送ゲートMO
SFETQ1,Q2はオン状態にされ、外部入力端子Dinから供給
された書き込み信号が共通相補データ線▲▼0,CD0
に伝えられる。これにより、第１図において、左側のメ
モリアレイM0又はM1のうちの選択的状態にされたメモリ
セルに書き込みが行われる。なお、上記データ入力回路
DIBの出力は、類似の伝送ゲートMOSFETを介して、第１
図に示した右側のメモリアレイM1とM3に対応された図示
しない他の共通相補データ線CD1,▲▼１に選択的に
伝えられる。なお、読み出し動作にあっては、制御信号
▲▼はハイレベルにされるので、ノアゲート回路
G7の出力がロウレベルにされる。これに応じて、上記伝
送ゲートMOSFETQ1,Q2はオフ状態にされる。また、上記
ノアゲート回路G7の出力は、CMOSインバータ回路IV6に
より反転されてＮチャンネルMOSFETQ3,Q4のゲートに伝
えられる。したがって、上記書き込み動作以外の時に
は、これらのMOSFETQ3,Q4がオン状態にされ、共通相補
データ線▲▼0,CD0に実質的に一定のバイアスレベ
ルを与える。このようなMOSFETQ3,Q4のオン状態によっ
て、読み出し動作等において共通相補データ線▲▼
0,CD0の信号振幅が実質的に制限されるから、メモリセ
ルからの読み出し信号に対して高速に応答させることが
できる。

この実施例では、上記メイアンプMA0（MA1）における消
費電流を小さくするために、その動作タイミング信号φ
maは、次のタイミング発生回路により形成される。

この実施例では、特に制限されないが、ページモード又
はスタティックカラムモードにおいて、メイアンプの動
作を一定期間だけ行わせるようにするため、２つのタイ
ミング発生回路が用意される。そのうちの１つは、カラ
ム系のアドレス信号ayを受けて、その変化を検出するア
ドレス信号変化検出回路ATDであり、他の１つは内部カ
ラムアドレスストローブ信号▲▼を受けるタイミ
ング発生回路PGである。例えば、スタティックカラムモ
ードを実現する場合、同図に実線で示すように、アドレ
ス信号変化検出回路ATDにより形成されたタイミング信
号をパルス発生回路RWPGへ供給する。ページモードを実
現する場合、上記実線に代えて点線で示すように、タイ
ミング発生回路PGの出力タイミング信号をパルス発生回
路RWPGへ供給する。このような結線の変更は、特に制限
されないが、マスタースライス方式により行われる。

上記パルス発生回路RWPGは、読み出し動作のときには１
ショットのパルスリード信号▲▼を発生させ、書
き込み動作のときには同様に１ショットのパルスライト
信号▲▼を発生させる。上記パルスリード信号▲
▼は、インバータ回路IV4を介して、メイアンプ
の動作タイミング信号φmaを形成する回路（図示せず）
に伝えられる。例えば、メイアンプMA0に供給されるタ
イミング信号φmaは、上記アドレス信号anがロウレベル
のとき上記パルスリード信号▲▼に同期してハイ
レベルにされる。上記アドレス信号anがハイレベルな
ら、他方のメイアンプMA1のタイミング信号φmaが上記
パルスリード信号▲▼に同期して発生される。一
方、上記パルスライト信号▲▼は、インバータ回
路IV5を介して、データ入力回路DIBの動作タイミング信
号φinを形成する回路（図示せず）に伝えられる。タイ
ミング信号φinは、上記パルスライト信号▲▼の
ロウレベルに同期してハイレベルにされる。

また、上記パルスリード信号▲▼とパルスライト
信号▲▼とは、実質的な論理和回路を構成するナ
ンドゲート回路G5に伝えられる。すなわち、いずれかの
信号がロウレベル（論理“0"）にされたとき、その出力
がハイレベル（論理“1"）にされる。このナンドゲート
回路G5の出力信号は、データ線選択タイミング信号φｙ
を形成するタイミング発生回路φｙ−Ｇの入力に伝えら
れる。信号φｙは、１ショットパルス▲▼又は▲
▼のいずれかが発生されたとき、ＹデコーダYDCR
によって選択された相補データ線を、共通相補データ線
に接続する。これにより、データ線選択動作とほゞ同期
して、読み出し動作なら上記メイアンプMA0又はMA1が、
書き込み動作ならデータ入力回路のDIBがそれぞれ動作
状態にされる。

第３図には、スタティックカラムモードによる読み出し
動作を説明のためのタイミング図が示されている。

スタティックカラムモードでは、ロウアドレスストロー
ブ信号▲▼に同期したロウ系のアドレッシングに
よって最初のワード線W0の選択動作を行った後も、上記
信号▲▼及びDout制御信号▲▼をロウレベ
ルのままとして、カラム系のアドレス信号AYを切り換え
て、選択状態にされたワード線W0に結合されたメモリセ
ルを次々に読み出すものである。上記連続読み出し動作
において、カラム系アドレス信号の変化、言い換えるな
らば、データ線の切り換えに同期して、一定期間だけ１
ショットパルス▲▼に同期したタイミング信号φ
maによってメイアンプが動作状態にされるので、その低
消費電力化を図ることができる。なお、メインアンプが
非動作状態にされてもデータ出力回路DOBは、ラッチ回
路により保持されたメイアンプの出力信号を外部端子Do
utへ送出しつづけることができる。

第４図には、ページモードによる読み出し動作を説明す
るためのタイミング図が示されている。

ページモードでは、ロウアドレスストローブ信号▲
▼とカラムアドレスストローブ信号▲▼にそれ
ぞれ同期したロウ系とカラム系のアドレッシングによっ
て最初の１ビットの読み出し動作を行った後、カラムア
ドレス信号の取り込みのために、カラムアドレスストロ
ーブ信号▲▼は、一旦ハイレベルにされる。そし
て、カラムアドレスストローブ信号▲▼がハイレ
ベルからロウレベルに変化したタイミングで、上記カラ
ム切り換えのためのアドレス信号AYの取り込みを行うも
のである。この場合でも、第２図において、点線で示し
た結線を行うことにより、カラムアドレスストローブ信
号▲▼のロウレベルに同期して、言い換えるなら
ば、データ線の切り換えに同期して、一定期間だけ前記
パルス▲▼に同期した信号φmaによってメイアン
プが動作状態にされるので、その低消費電力化を図るこ
とができる。なお、データ出力回路DOBは、カラムアド
レスストローブ信号▲▼がロウレベルの期間、メ
インアンプが非動作状態にされてもラッチ回路により保
持されたメイアンプの出力信号を外部端子Doutへ送出し
つづけることができる。

また、書き込み動作においては、上記両動作モードにお
いて、パルス▲▼によりデータ入力回路DIBの動
作タイミング信号φinのみが形成され、メイアンプの動
作タイミング信号が形成されないから、低消費電力化を
図ることができる。

〔効果〕

（１）カラムアドレスストローブ信号に基づいて形成さ
れる１ショットパルスによってメイアンプの一時的にし
か動作させないことによって、低消費電力化を図ること
ができるという効果が得られる。

（２）マスタースライス方式によってアドレス信号の変
化タイミングと、カラムアドレスストローブ信号のいず
れかにより、メイアンプを一時的に動作させることによ
り、スタティックカラムモード又はページモードにおい
て、メイアンプの低消費電力化を図ることができるとい
う効果が得られる。

（３）読み出し動作のときにはメイアンプを、書き込み
動作のときにはデータ入力回路をそれぞれカラム選択動
作に同期して一時的にしか動作させないようにすること
によって、低消費電力化を図ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ線選択
タイミング信号から、パルスリード及びパルスライト用
の１ショットパルスを形成するものとしてもよい。この
場合、データ線選択タイミング信号は、上記カラムアド
レスストローブ信号又はアドレス信号変化検出信号から
形成する。また、メイアンプは、タイミング信号によっ
て、その動作電流が流れるような回路構成であれば何で
あってもよい。さらに、ダイナミック型RAMは、相補デ
ータ線をVcc/2にプリチャージして、このプリチャージ
信号を読み出し基準電位として利用するハーフプリチャ
ージ方式（ダミーセルレス方式）を採るものであっても
よい。

〔利用分野〕

この発明は、ダイナミック型RAMに広く利用するとこが
できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、データ出力回路及び入力回路の一実施例を示
す回路図、 第３図は、スタティックカラムモードによる読み出し動
作の一例を示すタイミング図、 第４図は、ページモードによる読み出し動作の一例を示
すタイミング図である。 M0〜M3……メモリアレイ、SA0〜SA3……センスアンプ、
XADB……ロウアドレスバッファ、CW0〜CW3……カラムス
イッチ、YADB……カラムアドレスバッファ、XDCR0,XDCR
1……ロウデコーダ、WDRV0〜WDRV3……ワード線駆動回
路、YDCR0,YDCR1……カラムデコーダ、MA1,MA2……メイ
ンアンプ、TG……内部制御信号発生回路、DOB……デー
タ出力回路、DIB……データ入力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳沢 一正 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】カラムアドレスストローブ信号を受けて、
   カラム選択動作とほゞ同期した１ショットのパルス信号
   を発生させるタイミング発生回路と、このタイミング発
   生回路により形成されたパルス信号により一定期間だけ
   動作状態にされるメインアンプと、上記メインアンプの
   出力信号を受け、ラッチ機能を持つデータ出力回路とを
   含むことを特徴とするダイナミック型RAM。
2. 【請求項２】上記メイアンプは、マスタースライス方式
   によって上記タイミング発生回路により形成されたパル
   ス信号とカラム系アドレス信号を受けるアドレス信号変
   化検出回路により形成された１ショットパルス信号が選
   択的に供給されるものであることを特徴とする特許請求
   の範囲第１項記載のダイナミック型RAM。
3. 【請求項３】読み出し動作モードのときにのみ、カラム
   選択動作とほゞ同期して発生される１ショットパルスを
   受けて一定期間のみ動作状態にされるメイアンプと、上
   記メインアンプの出力信号を受け、ラッチ機能を持つデ
   ータ出力回路と、書き込み動作モードのときにのみ、カ
   ラム選択動作とほゞ同期して発生される１ショットパル
   スを受けて一定期間のみ動作状態にされるデータ入力回
   路とを具備することを特徴とするダイナミック型RAM。
4. 【請求項４】カラム選択動作は、上記メインアンプを動
   作状態にさせるパルス信号と、データ入力回路を動作状
   態にさせるパルス信号との論理和出力により形成される
   データ線選択タイミング信号に同期して行われるもので
   あることを特徴とする特許請求の範囲第３項記載のダイ
   ナミック型RAM。