JPH06103151A - パーソナルコンピュータ - Google Patents

パーソナルコンピュータ

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JPH06103151A
JPH06103151A JP5118101A JP11810193A JPH06103151A JP H06103151 A JPH06103151 A JP H06103151A JP 5118101 A JP5118101 A JP 5118101A JP 11810193 A JP11810193 A JP 11810193A JP H06103151 A JPH06103151 A JP H06103151A
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bus
data
memory
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JP5118101A
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Ralph M Begun
マリ ビガン ラルフ
Paul W Browne
ワイリ ブラウン ポール
Marc R Faucher
レイモンド フォウシャー マーク
Gerald L Frank
リー フランク ジェラルド
Christopher M Herring
マイケル ヘリング クリストファー
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International Business Machines Corp
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International Business Machines Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

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  • Engineering & Computer Science (AREA)
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  • Memory System (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】 【目的】 パーソナルコンピュータシステムの性能を高
める。 【構成】 書込圧縮バッファ４１０は、ＣＰＵバス４１
８及びメモリコントローラ２５６へ接続され、複数の部
分書込要求によりデータ、アドレス及び制御情報がバッ
ファリングされる書込サイクル圧縮を提供する。書込完
了を示す信号は、各要求毎にＣＰＵへ戻される。書込サ
イクル圧縮において、同一メモリアドレスへの複数の部
分書込要求は、複数の要求から併合されたデータを含む
単一メモリ書込サイクルへ圧縮される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】関連出願 本出願の譲受人に譲渡された米国特許出願第０７／８６
１、２１９号は、本出願の発明を組み込むように修正可
能なシステムを開示している。
【０００２】
【従来の技術】高速パーソナルコンピュータにおいて、
システム性能はＣＰＵ書込サイクルの実行時間によって
部分的に制限される。これは、誤り訂正符号（ＥＣＣ）
メモリを使用するシステムにおいて特に明白である。全
体のシステム性能は、そのメモリサブシステムの性能に
よって大きく影響される。メモリサブシステムには、２
つの主要素であるメモリコントローラ及びメインメモリ
が含まれる。マイクロプロセッサ又はＣＰＵは、メモリ
コントローラへのバスサイクルを開始する。これらのバ
スサイクルは、データ読取要求及びデータ書込要求の双
方を含むことができる。ＣＰＵ読取サイクルでは、ＣＰ
Ｕは、実行を継続する前に、データがメインメモリから
戻るのを待機しなければならない。書込サイクルでは、
ＣＰＵは、メモリシステムがメモリへのデータ書込を完
了するのを待機しなければならない。
【０００３】性能は、メモリからのデータ読取及びメモ
リへのデータ書込における固有の時間遅延によって部分
的に制限される。この制限は、５０Ｍｈｚ以上で実行す
る近代的プロセッサでは容易に明白になる。いくつかの
近代的プロセッサは、性能を最適化するために統合スト
ア−スルーキャッシュ（integrated store-through cac
he）を使用する。これらのキャッシュは、読取サイクル
で読取データをマイクロプロセッサの処理コアへ迅速に
提供することができる。これが行われる場合、書込サイ
クル性能は、全体のシステム性能を支配及び制限する傾
向がある。
【０００４】いくつかのシステムにより使用されるある
先行技術の性能向上は、書込バッファである。書込バッ
ファは、プロセッサ及びメモリシステム間に配置される
論理ブロックである。書込バッファは、１つ又はそれ以
上の完全プロセッサ書込サイクルを記憶することができ
る。プロセッサ書込サイクルは、アドレス、データ及び
制御情報を含む。書込バッファは、まずサイクル情報を
バッファに捕獲し、次に書込サイクルが完了したという
信号をマイクロプロセッサへ送ることによって作動す
る。次に、書込バッファはシステムの残りへサイクルを
完了するよう作用する。書込バッファは、通常可能なよ
りも速く書込サイクルが完了したという信号をマイクロ
プロセッサへ送ることによって性能を向上させる。次
に、書込バッファはプロセッサ自身のようにシステムの
残りへ現れ、バッファ式サイクルが完了するのを待機す
る。その間に、マイクロプロセッサは、前述のように内
部キャッシュにより促進され得る更なる内演算を自由に
完了することができる。
【０００５】書込バッファは与えられた時間に２つ以上
の書込サイクルをバッファリングする能力を有し、これ
により、次の読取動作へ継続する前に幾つかの書込サイ
クルが完了されることをマイクロプロセッサが要求する
場合に、システム性能を改善する。しかしながら、書込
バッファは、単に、プロセッサ性能に限られた改良を提
供するだけである。メインメモリへの読取サイクルは、
書込バッファ内容がメインメモリ内へ完全に記憶される
まで遅延されなければならない。また、与えられた書込
バッファの深さを越える順次書込サイクルは、書込バッ
ファでスペースが使用可能になるまで完了を待たなけれ
ばならない。従って、書込バッファを使用するシステム
は、依然として、書込サイクルの性能により制限され
る。
【０００６】現在、誤り訂正符号（ＥＣＣ）メモリサブ
システムは、パーソナルコンピュータシステムへ導入さ
れている。これらのメモリサブシステムは、要求される
プロセッサデータと共に記憶される誤り訂正符号語を使
用する。ＥＣＣメモリサブシステムは、単一ビットメモ
リエラーを検出し訂正することによって、システムの信
頼性を改善する。ＥＣＣ符号語は、データの選択された
原子ユニットに基づいて計算される。ＰＳ／２パーソナ
ルコンピュータシステムでは、この符号語は３２ビット
幅データワードに基づいて計算され、符号記憶のために
７ビットを必要とする。しかしながら、多くのパーソナ
ルコンピュータソフトウェアは、８ビット又は１６ビッ
トプロセッサで作動するように書かれている。従って、
多くの新しいシステムが３２ビットプロセッサを使用す
るとしても、多数の読取及び書込サイクルは、８又は１
６ビット動作として起こる。これらのサイクルはここで
は「部分書込サイクル」と称され、書込データのサイズ
は、最小ＥＣＣメモリ原子データユニットのサイズ（３
２ビット）より小さい。マイクロプロセッサが原子メモ
リユニットより小さい書込を実行する場合、メモリサブ
システムは、特別の読取−修正−書込（ＲＭＷ）又は部
分書込サイクルを実行しなければならない。
【０００７】ＲＭＷサイクルの間、ＣＰＵは、書き込む
データ及びデータを書き込むアドレスと共にバス定義信
号を伝送する。このようなバス定義信号は、３２ビット
より小さいデータのための書込サイクルを示す。次に、
ＥＣＣ訂正符号を伴う３２ビットのデータは、このよう
なアドレスでメインメモリから読み取られる。書込むべ
きデータ（８、１６又は３２ビット）は、アドレス指定
された位置から読み取られた古いデータと併合され、新
しい３２ビットワードを形成する。新しい３２ビットワ
ード訂正符号が計算され、新しく得られた符号付き３２
ビットワードがメインメモリへ書き込まれる。
【０００８】関連訂正符号記憶情報を各原子メモリアド
レスに保持するために、このような複雑なサイクルが必
要とされる。ＥＣＣメモリシステムでは、部分書込サイ
クルが生じ、メモリコントローラが単一プロセッサ動作
のためにメインメモリ読取及びメインメモリ書込の双方
を実行しなければならない場合、書込サイクルの待ち時
間はより著しくなる。
【０００９】要約すると、高速パーソナルコンピュータ
のシステム性能は、主に、書込サイクルがメインメモリ
へ生じる速度によって制限される。部分書込の大部分が
いつ発生しようと、これらの部分書込サイクルは比較的
長いサイクルなので、この制限はＥＣＣメモリを使用す
るシステムではより著しい。
【００１０】
【発明が解決しようとする課題】本発明の目的の１つ
は、パーソナルコンピュータシステムの性能を増大させ
るための改良型書込バッファを提供することである。
【００１１】本発明のもう１つの目的は、ＣＰＵバスに
見られる複数の書込サイクルをメモリバスに見られる単
一メモリサイクルへ圧縮する改良型書込バッファを提供
することである。
【００１２】更に、本発明のもう１つの目的は、ＥＣＣ
メモリシステムに特に適する高速書込サイクル圧縮を提
供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、メモリと、前記メモリへそ
の動作を制御するために接続されたメモリコントローラ
と、前記メモリコントローラへ接続されたメモリコント
ローラバスと、ローカルバスと、前記ローカルバスへ接
続されたプロセッサと、を有するパーソナルコンピュー
タであって、前記プロセッサは連続ローカルバスサイク
ルで第１及び第２の部分書込サイクル要求を開始するよ
うに作動し、前記第１の部分書込サイクル要求は前記メ
モリに第１アドレスで書込むべき第１データを指定し、
前記第２の部分書込サイクル要求は前記メモリに前記第
１アドレスで書き込むべき第２データを指定する。更
に、パーソナルコンピュータは、前記ローカルバス及び
前記メモリコントローラバスへ接続された部分書込サイ
クル圧縮書込バッファを備えている。また、前記バッフ
ァは、前記メモリ内へ第１アドレスで書込むべき前記ロ
ーカルバスからのデータを受信及びバッファリングする
ための第１データバッファと、前記第１アドレスを記憶
するための第１アドレスバッファと、を備え、前記ロー
カルバスへ接続された第１バッファ手段を備える。更
に、前記バッファは、前記ローカルバスの前記第１及び
前記第２の部分書込要求の受信に応答して作動可能であ
り、前記データが前記メモリへ書き込まれる前にローカ
ルバスサイクルの完了を前記プロセッサへ確認し、前記
第１データ及び前記第２データを前記メモリに同時に書
込むために前記第１及び前記第２の部分書込サイクルを
単一メモリコントローラバス書込サイクルへ圧縮する制
御論理を備える。
【００１４】また、本発明の第２の態様は、少なくとも
４バイトの情報をそれぞれが含む複数のアドレッサブル
位置に情報を記憶するためのメモリと、前記メモリへそ
の動作を制御するために接続されたメモリコントローラ
と、前記メモリコントローラへ接続されたメモリコント
ローラバスと、各書込サイクルで１から４バイトの情報
を転送するために少なくとも４バイトの幅を有するロー
カルアドレスバス、ローカル制御バス及びローカルデー
タバスを含むローカルバスと、前記ローカルバスへ接続
されたプロセッサと、を有するパーソナルコンピュータ
であって、前記プロセッサは連続ローカルバスサイクル
で第１及び第２の部分書込サイクル要求を開始するよう
に作動し、前記第１の部分書込サイクル要求は前記メモ
リに第１アドレスで書込むべき第１データを指定し、前
記第２の部分書込サイクル要求は前記メモリに前記第１
アドレスで書き込むべき第２データを指定し、前記第１
データは１又は２バイトを有し、前記第２データは１又
は２バイトを有し、前記プロセッサは転送されている各
バイトを定義するバイト有効化信号を各部分書込要求に
おいて前記ローカルアドレスバスで表明する。更に、パ
ーソナルコンピュータは、前記ローカルバス及び前記メ
モリコントローラバスへ接続された部分書込サイクル圧
縮書込バッファを備えている。また、前記バッファは、
ＬＡＴＣＨ信号に応答して前記第１データを選択的に受
信及びバッファリングするため、及びＣＯＭＰ・ＢＵＦ
Ｆ制御信号に応答して前記第２データを第１データバッ
ファにバッファリングされた前記第１データと併合する
ために、前記ローカルデータバスへ接続された第１デー
タバッファと、前記第１メモリアドレス及び前記バイト
有効化信号を選択的に受信及びバッファリングするため
に前記第１アドレスを記憶するために前記ローカルアド
レスバスへ接続された第１アドレスバッファと、を備
え、前記ローカルバスへ接続された第１バッファ手段を
備える。更に、前記バッファは、前記ローカルアドレス
バス及び前記第１アドレスバッファへ接続され、前記第
１アドレスバッファにバッファリングされたアドレスと
前記第２の部分書込サイクル要求の前記ローカルバスの
アドレスとを比較するよう作動し、比較されている２つ
のアドレスが同一である場合にＭＡＴＣＨ信号を発生す
るコンパレータと、前記第１バッファ手段、前記ローカ
ルバス、及び前記メモリコントローラバスへ接続された
制御論理と、を備える。また、前記制御論理は、前記第
１の部分書込要求に応答して前記ＬＡＴＣＨ信号を発生
し、前記ＭＡＴＣＨ信号に応答して前記ＣＯＭＰ・ＢＵ
ＦＦ信号を発生し、前記第１データ及び前記第２データ
が前記メモリへ書き込まれる前に、各要求からのデータ
が前記第１データバッファに記憶された後、前記第１及
び第２の要求のそれぞれが完了したことを前記プロセッ
サへ表示する確認信号を前記プロセッサへ伝送し、前記
第１及び第２データを前記メモリに同時に書き込むため
に前記第１及び前記第２の部分書込サイクルを単一メモ
リコントローラバス書込サイクルへ圧縮するように作動
可能である。
【００１５】
【作用】本発明は、パーソナルコンピュータマイクロプ
ロセッサの傾向を利用して、ＣＰＵローカルバスで見ら
れるように、密接に関連するメモリアドレスへの多数の
順次書込サイクルを発行する。パーソナルコンピュータ
システムのルーチン動作中には、多数の連続部分書込サ
イクルが順次アドレスに対して行われる多くの状態が存
在する。例えば、プログラムサブルーチンエントリの状
態では、多くのプログラム環境パラメータは、後でリコ
ールされるように記憶され（メモリに書き込まれ）なけ
ればならない。これらの書込は、一般的には、この目的
のために予約されたメモリの特定領域に記憶される。連
続順次書込サイルが生じるもう１つの典型的な状態は、
原稿又はスプレッドシートデータが記憶される場合等、
データフィールドが保存される場合である。
【００１６】８ビット又は１６ビットパーソナルコンピ
ュータシステムで実行することが意図される書込サイク
ルを生成するプログラムは、３２ビット又はそれ以上の
データ幅のマイクロプロセッサで実行されることができ
る。このようなプログラムの実行は、結果的に、８ビッ
ト又は１６ビット幅の多数の書込サイクルがより広いＣ
ＰＵローカルバスで生じることになる。これらのサイク
ルがＥＣＣメモリサブシステムで発生すると、これらは
結果的に、前述の読取−修正−書込（部分書込）メモリ
動作となる。
【００１７】本発明によると、部分書込サイクルの実行
は、与えられた原子メモリユニットの２つの異なるサブ
ユニットへの２つの連続書込サイクルを、単一原子メモ
リアドレスへの単一書込アクセスへ圧縮することによっ
て高速化されることができる。ＣＰＵローカルバスに見
られるように、結果的にＤＲＡＭメモリで見られる単一
読取−修正−書込又は単一書込アクセスになる２つのこ
のようなマイクロプロセッサアクセスは、圧縮されると
言える。「圧縮」とは、特定のデータフィールドの修正
とは反対に、あるバスでの多数のバス動作を他のバスで
のより少ない数のバス動作へ結合させることを言う。例
えば、マイクロプロセッサからの１６ビット書込の後、
同一アドレスへの他の１６ビット書込が続くとすると、
２つの書込サイクルは圧縮されて１つの３２ビットメモ
リ書込を形成することができる。これは、２つの読取−
修正−書込サイクルである（２つの読取及び２つの書込
動作としてメモリで前記に見られたような）２つの部分
書込サイクルを、メモリでの１つの読取−修正−書込サ
イクルへ変える。同様に、４つの８ビット部分書込は、
１つの３２ビット書込へ変換されることができる。
【００１８】好ましい実施例では、原子メモリ記憶ユニ
ットは３２ビットである。「同一アドレス」という用語
は、ここでは、メモリ内の特定の３２ビット記憶位置を
参照するアドレスを意味するために使用される。各３２
ビット位置は４つの異なるデータバイトを含む。これら
の４つの異なるデータバイトは、例えば、４つの別々の
バイト動作として、単一のダブルバイト及び２つの単一
バイト動作として、２つの別々のダブルバイト動作とし
て、あるいは単一の３２ビットダブルワードとして、ア
クセスされることができる。好ましい実施例でマイクロ
プロセッサにより開始されるメモリアクセスは、３２ビ
ットアドレスフィールド、３２ビットデータフィールド
及び制御フィールドから成る。このアドレスフィールド
は、４つのバイト有効化（エネーブル）ラインを部分的
に含む。バイトは、８ビットデータフィールドを指す。
アクティブである場合、これらのバイト有効化は、与え
られたバスアクセス上の４つのバイトのどれがシステム
マイクロプロセッサによりアクティブであると指定され
たかを示す。与えられたサイクル上で、１つ又はそれ以
上のこれらのバイト有効化がアクティブである。
【００１９】ＥＣＣメモリを使用するシステムでは、メ
モリコントローラが遊休であると仮定すると、マイクロ
プロセッサにより発行される部分書込サイクルは、結果
的にメモリでのＲＭＷサイクルになる。メモリコントロ
ーラは、要求されるアドレスへの読取アクセスを開始す
ることによって始まる。この読取サイクルが生じると同
時に、ＲＭＷサイクルの読取部分の時間が終了するま
で、同一アドレスへの次の部分書込は圧縮されることが
できる。これは、２つの１６ビットＲＭＷサイクルを１
つのＲＭＷサイクルへ変えることができる。あるいは、
４つの８ビットＲＭＷサイクル１つのＲＭＷサイクルへ
変えることができる。
【００２０】簡潔に言うと、本発明によれば、書込バッ
ファはＣＰＵバス及びメモリコントローラへ接続され、
複数の部分書込要求によりデータ、アドレス及び制御情
報がバッファリングされる書込サイクル圧縮を提供す
る。書込完了を示す信号は、各要求毎にＣＰＵへ戻され
る。書込バッファは、同一アドレスへの複数の要求を、
複数の要求から併合されたデータを含む単一メモリ書込
動作へ圧縮する。
【００２１】
【実施例】パーソナルコンピュータシステム まず図１を参照すると、パーソナルコンピュータシステ
ム１００は、上記関連出願に開示されたシステムと実質
的に同一である。システム１００は、適切なエンクロー
ジャ又はケーシング１０３を有するシステムユニット１
０２と、モニタ１０４（従来のビデオディスプレイ等）
と、キーボード１１０と、任意のマウス１１２と、任意
のプリンタ１１４と、を備える。最後に、システムユニ
ット１０２は、ディスケットドライブ１０８及びハード
ディスクドライブ（ハードファイル）１０６等の１つ又
はそれ以上の大容量記憶装置を有することができる。
【００２２】ケーシング１０３は、平面ボード３００及
びプロセッサカード４００（その詳細は図２及び図３に
示される）を収容する。平面ボード３００はプリント回
路ボード（ＰＣＢ）３０１を備え、その上には、ＰＣＢ
に配線又は回路により相互接続された種々の構成要素が
取付けられる。このような構成要素には電気コネクタ３
０２が含まれ、プロセッサカード４００のエッジ４１６
は、プロセッサカード４００を平面ボード３００へ取外
し可能に取付けて電気接続するため、電気コネクタ３０
２へ差し込まれる。また複数の単一インラインメモリモ
ジュール（ＳＩＭＭ）コネクタ３０６は、システムのメ
インメモリ又はＲＡＭを形成するメモリバンク３０８
Ａ、３０８Ｂへの接続のためＰＣＢ３０１上に取付けら
れる。また、１つ又はそれ以上のＩ／Ｏバス又は拡張コ
ネクタ２３２は、パーソナルコンピュータシステム１０
０へ付加される又は組み込まれる異なる拡張アダプタ及
びオプションへの接続のため、ＰＣＢ３０１上に取付け
られる。例えば、固定ディスクドライブ１０６は、コネ
クタ２３２へ接続されるディスクコントローラを有する
アダプタカード（図示せず）へ接続されることができ
る。
【００２３】また、平面ボード３００には、キーボード
及びマウスコネクタ２７８及び２８０へ接続された割込
みコントローラ２５４及びキーボード／マウスコントロ
ーラ２４４と、ディスケットコネクタ２８２へ接続され
たディスケットコントローラ又はアダプタ２４６と、種
々のＩ／Ｏ装置がシステムへ接続されるようにする直列
及び並列コネクタ２７６、２７４へ接続された直列及び
並列アダプタ２４０、２３８と、が取付けられる。シス
テム電源コネクタ２０５は、システムへ必要な電力を供
給する電源ユニット（図示せず）への接続のために、Ｐ
ＣＢ３０１上に取付けられる。また、不揮発性メモリ
（ＮＶＲＡＭ）２４８及び時刻クロック／ＣＭＯＳ・Ｒ
ＡＭ２５０もＰＣＢ３０１上に取付けられる。また、Ｐ
ＣＢ３０１には、タイミング信号を提供するための種々
の発振器（図示せず）と、回路のセクションを周知の方
法で分離するためのバッファ３４２（全部は図示せず）
と、が取付けられる。
【００２４】ＰＣＢ３０１の配線は図面に示される種々
の構成要素を相互接続し、メモリバス３１０（ライン３
２４〜３３８を含む）と、チャネルバス３１２（アドレ
スバス３２２、データバス３２０及び制御バス３１８を
含む）と、割込みライン３１４、３１６を含む雑信号ラ
インと、の３つに分類される。これらは全て、コネクタ
３０２、４１６を介してＰＣＢ４０１上の対の配線へ接
続される。平面機能バス３１９は、バス３１２から引か
れている。
【００２５】図３を参照すると、プロセッサカード４０
０は、プロセッサ２０２と、直接メモリアクセス（ＤＭ
Ａ）制御ユニット２２０と、マイクロチャネル制御及び
バッファ４１４と、圧縮書込バッファ４１０と、デュア
ルポートメモリ制御ユニット又はコントローラ２５６
と、ファームウェアサブシステム２４２と、パリティ／
ＥＣＣ検査ユニット４０２、４０４と、を含む複数の構
成要素が取付けられたプリント回路ボード（ＰＣＢ）４
０１を備える。プロセッサ２０２は、Ｉｎｔｅｌ８０４
８６マイクロプロセッサ等、３２ビットデータパスを有
し、３２ビットアドレッシング能力を提供する高性能型
であるのが好ましい。もちろん、Ｉｎｔｅｌ８０３８６
等のプロセッサを使用することもできる。残りの構成要
素は，このようなプロセッサとの互換性に対して従来の
ように選択される。上記構成要素は全て、エッジコネク
タ４１６で終端するＰＣＢ４０１のプリント配線回路に
より適切に相互に電気接続される。エッジコネクタ４１
６は通常、平面ボード３００とプロセッサカード４００
とが電気的及び機械的に相互接続され、互いに実質的に
垂直に向けられた平面に納まるように、図２に示される
平面ボード３００のエッジコネクタ３０２へ差し込まれ
る。
【００２６】ＰＣＢ４０１の配線回路は、それぞれ４２
０、４２２及び４２４で示されるデータ、アドレス及び
制御ライン又はバスを含むローカル又はＣＰＵバス４１
８を含む。これらは、プロセッサ２０２と、ファームウ
ェアサブシステム２４２、ローカルＩ／Ｏポート２４８
及び書込バッファ４１０と、を相互接続する。残りの回
路ラインには、一般的に、割込みライン３１６と、シス
テムバスライン４３４と、バッファ４１０及びコントロ
ーラ２５６及び論理４０２、４０４間に接続されたメモ
リコントローラバスライン４３２と、チャネルバスライ
ン３１２と、メモリバスライン３１０と、が含まれる。
チャネルバスライン３１２は、制御バスライン３１８、
データバスライン３２０及びアドレスバスライン３２２
を含む。メモリバスライン３１０は、多重化メモリアド
レスライン３２４、３３２と、メモリバンク３０８Ａ、
３０８Ｂのための行アドレスストローブ（ＲＡＳ）ライ
ン３２８、３３６と、列アドレスストローブ（ＣＡＳ）
ライン３３８と、データバスＡ及びＢライン３２６及び
３３４と、を含む。発振器２０７は、コンピュータシス
テム１００へ適切なクロック信号を提供するために図示
されるように接続される。簡単にするため、リセット、
アース、パワーオン等の雑ラインは、図２及び図３では
省略されている。また、これらの図面に示される残りの
要素は、関連出願に説明されているように作動するの
で、その詳細は関連出願を参照されたい。上記に説明さ
れたシステム１００は、圧縮書込バッファ４１０を除い
て、上記関連出願に開示されたものと同一であることが
わかる。
【００２７】図２及び図３に示される論理は、ＥＣＣ又
はパリティＤＲＡＭメモリ装置をＳＩＭＭソケット３０
８Ａ、３０８Ｂで支援する。ＥＣＣモードでは、メモリ
サイクルはデータ読取又は書込要求としてプロセッサ２
０２で起動する。読取要求の場合、ＣＰＵ２０２は、メ
モリ制御ユニット２５６へ（以下に説明される４１０の
高速パスを介して）、データ読取メモリサイクルが所望
されたという信号を送る。ユニット２５６は、次に、３
２４、３３２、３２８、３３６、及び３３８で適切なＤ
ＲＡＭ制御信号を発生し、原子メモリユニットの読取を
作成し、アドレスに依存してメモリデータバス３２６又
は３３４に現れる。バス３３４のメモリデータは、例え
ば、３２データビット及び７ＥＣＣ検査ビットを含む。
ユニット４０４はこれらの３９ビットを周知の方法で処
理し、始めのバス３３４のデータに対して検査されて単
一ビットエラー（バス３３４のうちの１つ）が訂正され
た３２有効データビットを、バス４３２のデータ部分に
与える。訂正されたデータは、次に、バス４２０を介し
てＣＰＵ２０２へ戻される。
【００２８】部分書込サイクルの場合、ＣＰＵ２０２は
３２ビットより小さいデータ書込サイクルを起動する。
このようなサイクルでは、有効データバイトは、バス４
２０及びバッファ４１０を介して回路４０２、４０４へ
与えられる。メモリ制御ユニット２５６はこのとき、部
分書込が要求されたことを認識し、ＲＭＷサイクルを開
始する。全原子ユニットが４０２、４０４へ読み込まれ
る。３２６、３３４からのメモリデータを必要に応じて
検査及び訂正した後、論理４０２又は４０４は、バス４
３２からの有効ＣＰＵバイトを残りの有効メモリデータ
と併合する。次に、論理４０４は新しい７ビット検査符
号を発生し、併合されたデータと共にバス３３４で与え
る。ユニット２５６は、次に、全３９ビットをＤＲＡＭ
へ書込むために要求されたＤＲＡＭ制御信号を発生す
る。
【００２９】圧縮書込バッファリング 圧縮書込バッファ４１０は、一方の面がローカルバス４
１８へ接続され、第２面がメモリ制御バス４３２へ接続
される。これにより、バッファ４１０は、バス４１８及
び４３２によってプロセッサ２０２及びコントローラ２
５６間に接続される。圧縮書込バッファ４１０は、複数
の単一書込バッファ６３０、６３１（図５）を含む。こ
れらは全く同じなので、１つについてだけ詳細に説明す
れば十分である。図４を参照すると、単一書込バッファ
ＢＵＦＦ０は、３つの一次ラッチングバッファ、即ち、
アドレスバッファ５０１、データバッファ５０３及び制
御バッファ５０７を備える。これらの３つのバッファは
それぞれ、ローカルアドレスバス４２２、ローカルデー
タバス４２０及びローカル制御バス４２４からそれぞれ
送られるローカルバスアドレス、ローカルバスデータ及
びローカルバス制御信号をラッチングするのに十分な幅
を有する。これらのラッチングバッファの出力又はラッ
チ側は、バス５１０、５１３及び５１７によってマルチ
プレクサ（ＭＵＸ）５０２、５０５及び５０９の第１入
力へ接続される。複数の高速パスバス４２２Ｆ、４２０
Ｆ、４２４Ｆは、バッファ５０１、５０３及び５０７を
バイパスして、マルチプレクサの第２入力へ接続され
る。マルチプレクサは、バッファバス５２３へ接続され
た出力を有する。マルチプレクサは、２つの入力バスの
うちのいずれかの信号を選択して出力へ与える。この選
択は、ライン５２５の制御信号の状態に従って行われ
る。バイパス通路の選択は、書込バッファラッチが使用
されない読取サイクルにおいて、バス情報をバス５２３
を越えてメモリコントローラバス４３２へ迅速に伝送す
るために使用される。書込サイクルの間、ライン５２５
の信号は、バッファをコントローラバスへ接続すること
により圧縮を可能にするために使用される。バッファ５
０１、５０３、５０７のラッチングは、ライン５２０の
ラッチ制御信号ＬＡＴＣＨ・ＢＵＦＦ０により制御され
る。バス５１０へ接続されるバス５２９は、バッファ５
１０にラッチングされたアドレスＢＵＦＦ０・ＡＤＤＲ
を供給する。更に、制御ライン５２４は、併合されるべ
きバイトを識別するバイト有効化信号ＣＰＵＢＥ＄に従
って部分書込のデータをバッファ５０３内に既にあるデ
ータへ併合させる制御信号ＣＯＭＰ・ＢＵＦＦ０を伝送
するために、データバッファ５０３へ接続される。
【００３０】図５は、圧縮書込バッファ４１０の完全な
実施例のブロック図を示す。２つの単一書込バッファ６
３０及び６３１は、ローカルバス４１８及びＭＵＸ６３
４へ並列に接続される。また、バッファ６３０及び６３
１はＢＵＦＦ０及びＢＵＦＦ１と称され、各バッファは
図４のＢＵＦＦ０と同一である。勿論、任意の数Ｎ個の
個々のバッファを使用できる。また、ＭＵＸ６３４は、
どのバッファがバス４３２へ接続されるかを定義する制
御信号を受信するために、ライン６２５により論理６２
９へ接続された制御入力を有する。ＭＵＸ６３４の出力
はメモリ制御バス４３２へ接続される。ライン６２５の
制御信号は、バッファ６３０又はバッファ６３１の何方
かをバス４３２へ選択的に接続するように作動する。バ
ッファ６３０及び６３１を並列に接続することにより、
各バッファはＣＰＵバスをモニタできる。圧縮の間、命
令は連続的である必要はない。バッファは、並列構造の
他のバッファと比較されることができる。従って、圧縮
は非連続的な書込で行われる。
【００３１】ドライバ６４５は、バス４３２へ接続され
た入力と，バス４１８へ接続された出力と、を有し、メ
モリコントローラの出力がローカルバス４１８上へ駆動
されるためのパスを提供する。ここで、バス４１８及び
４３２はいずれも双方向性である。ドライバ６４５は明
確な書込圧縮機能を有しない。ドライバ６４５はライン
６４４で伝送される制御信号により論理６２９の制御の
下で作動される。
【００３２】コンパレータ（ＣＭＰ）６３３は、バッフ
ァ６３０及び６３１のラッチアドレス部分へそれぞれ接
続される。更に、コンパレータは、ローカルアドレスバ
ス４２２へ接続される。コンパレータ６３３の機能は、
４２２の現在のローカルアドレスをＢＵＦＦ０及びＢＵ
ＦＦ１のラッチアドレスと比較することである。次に、
コンパレータは、２つの出力、即ち、ローカルアドレス
及びラッチＢＵＦＦ０アドレス間の整合を示すＭＡＴＣ
Ｈ０と、ローカルアドレス及びラッチＢＵＦＦ１間の整
合を示すＭＡＴＣＨ１と、を提供する。このような信号
は、ライン６２７及び６２８で制御論理６２９へ供給さ
れる。次に、制御論理６２９は、現在のサイクルが現存
のバッファ式サイクルと併合され得るかどうかを決定す
る。もし併合されるなら、整合バッファのデータを併合
するためにＣＯＭＰ・ＢＵＦＦ０又はＣＯＭＰ・ＢＵＦ
Ｆ１を発生する。整合しない場合には、制御論理６２９
はメモリコントローラへのサイクル動作の全体のシーケ
ンスも決定する。制御論理６２９は、バス４３２に正し
いサイクル情報を与えるために、トライステート（tris
tate）ライン６２５の制御信号によってマルチプレクサ
６３４を制御する。
【００３３】論理６２９は、異なる信号が伝送される種
々のラインへ接続された多数の追加の入力及び出力を有
する。このようなライン及び信号は以下の通りである。
アドレスライン４２２は、ＣＰＵアドレス信号ＣＰＵＡ
ＤＤＲ及びＣＰＵバイト有効化信号（ＣＰＵＢＥ＄）を
供給する。制御ライン４２４は、制御信号を双方向に搬
送する。ライン５２０及び６２３はそれぞれ、ラッチＢ
ＵＦＦ０及びラッチＢＵＦＦ１を、そのラッチングを制
御するためにＢＵＦＦ０及びＢＵＦＦ１へ伝送する。ラ
イン５２５及び６２０はそれぞれ、ＣＯＭＰＲＥＳＳ・
ＢＵＦＦ０及びＣＯＭＰＲＥＳＳ・ＢＵＦＦ１をバッフ
ァ６３０及び６３１へ伝送する。ライン６２６は、バス
４３２により論理６２９及びメモリコントローラ間で、
信号ＢＡＤＳ＄及びＳＲＤＹ＄を含む制御情報を伝送す
る。
【００３４】プロセッサバスサイクルは、プロセッサか
らメモリへ（書込サイクル）、あるいはメモリからプロ
セッサへ（読取サイクル）、情報を転送するための基本
的な方法である。読取サイクルは圧縮されないので、以
下の説明は書込動作に限定され、種々のタイミング図及
び図５を参照して説明される。種々の信号の多くは信号
名により識別され、信号名の幾つかは、信号が低電圧で
ある場合に信号がアクティブである又は表明されること
を示す接尾語（サフィクス）記号＄を有する。＄が存在
しない場合には、信号は高電圧レベルで表明される。
【００３５】図６乃至図８は、異なるタイプの連続バス
サイクルの３つの例を示し、それと共に本発明がどのよ
うに作動するかを示している。バスサイクルは、クロッ
ク信号ＣＬＫにより定義されるプロセッサクロック期間
に従って、時間が定められる。バスサイクルは、アドレ
ス状態信号の表明により標準的な方法で開始され、確認
信号の表明とともに終了する。サイクルのタイプは、バ
ス定義信号及びバイト有効化信号により決定される。図
６は、プロセッサが２つの連続的ダブルワード書込動作
を開始する場合に生じる主な信号を示す。ダブルワード
書込サイクルは部分書込サイクルではないので、この動
作中、バッファリングは発生するが圧縮は起こらない。
また、この例は、始めに、メモリコントローラ２５６が
使用中でなく、両バッファ６３０及び６３１が遊休又は
空であると仮定する。
【００３６】ローカルバス書込サイクルを開始するため
に、プロセッサ２０２は、バス４１８で、アドレス信号
ＣＰＵＡＤＤＲ及びＣＰＵＢＥ＄並びに標準バス定義信
号（図示せず）Ｍ／ＩＯ＄、Ｗ／Ｒ＄及びＤ／Ｃ＄を表
明すると同時に、アドレス状態信号ＣＰＵＡＤＳ＄を表
明する。論理６２９は、既に示したようにローカルバス
４１８へ接続され、バスの信号をモニタする。期間（周
期）１でのＣＰＵＡＤＳ＄信号の受信及び検出に応答し
て、論理６２９は、バス定義信号から、メモリ書込サイ
クルが開始されたことを決定する。バイト有効化信号Ｃ
ＰＵＭＢＥ＄は、データバスのどのデータバイトが転送
されているかを示し、これにより、サイクルが部分書込
サイクルであるか完全書込サイクルであるかを定義す
る。この例はダブルワード転送なので、ＣＰＵＭＢＥ＄
は全て「０」である。期間２では、メモリへ書き込むべ
きデータＣＰＵＤＡＴＡは、２つの期間の間バス４１８
に配置される。第１のダブルワードデータ例は「ＡＢＣ
Ｄ」として１６進表記法で表示され、第２のダブルワー
ドデータ例は「２３４５」である。更に、論理６２９
は、バイト有効化信号から、ダブルワード書込動作が発
生しており、そのため圧縮が行われる必要がないことを
決定する。論理６２９は、書込サイクルの検出に応答し
て、第２期間の開始時に、バス４１８からのデータ信号
をＢＵＦＦ０にラッチングさせるＬＡＴＣＨ・ＢＵＦＦ
０制御信号を表明する。そして、期間２の最後に、論理
６２９は、プロセッサが関係している限りは、第１の書
込サイクルが完了したという信号をプロセッサへ送るた
めに、バス４２４を越えてプロセッサ２０２へ確認信号
ＢＵＦＦＲＤＹ＄を伝送する。このような確認信号を受
信した結果、連続的な第２のローカルバス書込サイクル
を開始するために、プロセッサは、期間４の始めに第２
のアドレス状態信号ＣＰＵＡＤＳ＄を送信することによ
り直ちに実行するもう１つのバスサイクルを自由に開始
できる。この第２のダブルワード書込動作の間、ダブル
ワード「２３４５」は、適切なＣＰＵＢＥ＄信号と共に
データバスに配置される。このときＢＵＦＦ０は使用中
であり、ＢＵＦＦ１は遊休なので、論理６２９は第２デ
ータアイテムをＢＵＦＦ１にラッチングするためＬＢＵ
ＦＦ１信号を表明し、期間６でＢＵＦＦＲＤＹ＄が再び
表明され、プロセッサへの第２のローカルバス書込サイ
クルの完了を意味する。
【００３７】前の段落は、プロセッサ及び圧縮書込バッ
ファ４１０間の信号、並びにバッファの内部で使用され
る信号のうちの幾つかの流れを説明するものである。プ
ロセッサに関して、フルワード書込サイクルは３つのク
ロック期間を必要とすることに注意すべきである。以下
の記載は、バッファ４１０とメモリコントローラ２５６
との間で発生する事象及び信号の流れを説明する。メモ
リコントローラバスサイクルは、ＳＡＤＳ＄信号により
開始され、ＳＲＤＹ＄確認信号で終了し、プロセッサバ
スサイクルよりも遅く、非部分的（完全）書込サイクル
のために５つのクロック期間を必要とする。期間１での
ＣＰＵＡＤＳ＄信号の受信に応答して、論理６２９は、
関連バス定義信号と共に制御ライン６２６の１つでアド
レス状態信号ＢＡＤＳ＄を表明し、コントローラへのダ
ブルワード書込バスサイクルを開始する。ライン６２５
はトライステートラインであり、論理６２９は、ＢＵＦ
Ｆ０をＭＵＸ６３４を介してバス４３２へ有効に接続す
るために、ライン６２５で第１信号を表明する。これに
より、ＢＵＦＦ０のデータ信号は、３つの期間の間「Ａ
ＢＣＤ」を表示するＳＤＡＴＡ信号としてバス４３２の
データラインに配置され、ＢＵＦＦ０のアドレス信号
は、ＳＡＤＤＲ及びＳＢＥ＄としてバス４３２のアドレ
スラインに配置される。書込要求信号の受信に応答し
て、コントローラ２５６は、ＳＡＤＤＲにより指定され
たアドレスで、データＳＤＡＴＡをメモリに書き込ませ
る。次に、コントローラ２５６は、期間５で確認信号Ｓ
ＲＤＹ＄を表明し、メモリ書込動作の完了を論理６２９
に知らせる。期間６では、論理６２９は、コントローラ
に第２のダブルワード書込サイクルを開始させる第２の
アドレス状態信号ＢＡＤＳ＄及び関連信号を自由に表明
できる。第２サイクルの途中で、ＭＵＸ６３４はライン
６２５の制御信号により切り換えられ、ＢＵＦＦ１をバ
ス４３２へ接続し、ＢＵＦＦ１にラッチングされたＳＤ
ＡＴＡ、ＳＡＤＤＲ及びＳＢＥ＄信号をバス４３２に配
置させる。第２の書込サイクルが完了すると、コントロ
ーラは、期間１１で第２のＳＲＤＹ＄信号を表明する。
【００３８】ＦＡＳＴＰＡＴＨ信号は、コンパレータ６
３３が遊休であるとき期間１及び２の間論理６２９によ
りアクティブに駆動され、ＬＢＵＦＦ０信号が起動され
てから期間３の間に非アクティブに駆動される。アクテ
ィブＦＡＳＴＰＡＴＨ期間中、ＳＡＤＤＲ／ＳＢＥ＄信
号は、バス４１８からＢＵＦＦ０（ＢＵＦＦ１）を通っ
てバス５２３、そしてバス４３２へ最小遅延で伝播され
る。これにより、メモリコントロールユニット２５６
は、ＣＰＵ２０２により発行される現在のバスサイクル
の可能な表示のうち最も早いものを得ることができる。
ＦＡＳＴＰＡＴＨは、期間３で非アクティブに駆動され
る。非アクティブ期間の間、コントローラへ送られた信
号は、ＢＵＦＦ０のデータ、アドレス及び制御バッフ
ァ、並びに論理６２９から削除される。ＦＡＳＴＰＡＴ
Ｈは、期間１２（メモリコントローラ２５６がＳＲＤＹ
＄を介して最後のバッファ式サイクルの完了を表示した
後のクロック期間）で切り換えられてアクティブ状態へ
戻される。
【００３９】図７は、サイクル圧縮を有する、同一メモ
リアドレスＡＤＤＲ１への２つの連続部分書込サイクル
の例を示す。始めに、バッファは空であり、コントロー
ラは使用中でないと仮定する。第１の部分書込サイクル
はプロセッサにより開始され、期間１でＣＰＵＡＤＳ
＄、ＣＰＵＡＤＤＲ及びＣＰＵＢＥ＄信号を表明した
後、期間２でＣＰＵＤＡＴＡを表明する。第１サイクル
によりメモリへ書き込まれるデータは、ダブルワードデ
ータバスの低位エンドの単一ワード「ＣＤ」であり、こ
こで、高位ワードは「ＸＸ」として表示される。即ち、
データバスに関して、単一ワードは「ＸＸＣＤ」として
転送される。バイト有効化信号「１１００」は、どのバ
イトがアクティブであり書き込まれるべきかを識別す
る。ここで、「０」はアクティブバイトを識別し、
「１」は非アクティブバイトを識別する。開始されてい
るバスサイクルが書込サイクルであるとの検出に応答し
て、ラッチ信号ＬＢＵＦＦ０が期間２で表明され、これ
によりバス４１８の信号はＢＵＦＦ０にラッチングされ
る。そして、ＢＵＦＦＲＤＹ＄信号が期間３で表明さ
れ、プロセッサは、期間４でＣＰＵＡＤＳ＄、ＣＰＵＡ
ＤＤＲ及びＣＰＵＢＥ＄を、期間５でＣＰＵＤＡＴＡを
表明することにより実行されるもう１つのサイクルを自
由に開始できるようになる。ＢＡＤＳ＄信号は期間１で
送信され、コントローラに部分書込バスサイクルを開始
させる。
【００４０】開始されている書込サイクルが部分書込サ
イクルであるというバイト有効化信号からの決定に応答
して、論理６２９は、有効圧縮ウィンドウ信号ＣＯＭＰ
・ＷＩＮＤＯＷを表明し、圧縮が次のサイクルで行われ
るようにする。上記したように、部分書込動作はメモリ
コントローラに読取−修正−書込（ＲＭＷ）サイクルを
実行させ、読取部分は有効圧縮ウィンドウの第１期間
（期間２）中に開始される。ＲＭＷは３つの事象を要求
する。第１は読取、第２は修正、そして第３は書込であ
る。ラッチデータ及びバイト有効化信号は、期間２〜４
の間にバス４３２で表明される。期間４の始めに、同一
アドレスＡＤＤＲ１への第２の部分書込サイクルがプロ
セッサにより開始され、圧縮が発生できるという認識に
応答して、第２組のＣＰＵＤＡＴＡ及びＣＰＵＢＥ＄信
号の表明と共に、制御信号ＣＯＭＰ・ＢＵＦＦ０が期間
５で表明される。これにより、第２ワード「ＡＢＸＸ」
は、ＢＵＦＦ０で前のワードと併合され、ダブルワード
「ＡＢＣＤ」を形成する。また、バイト有効化信号は、
「００００」へ併合又は変化され、ラッチデータのバイ
ト状態を反映する。圧縮書込サイクルが完了すると、Ｓ
ＲＤＹ＄信号が期間１０で表明される。第１のサイクル
は、図６のバッファ式書込と同様の方法で、即ち期間３
でＢＵＦＦＲＤＹ＄を用いて、プロセッサに関して終了
する。コントローラ６２９は、期間４の間に第２のＣＰ
ＵＡＤＳ＄信号を使用して、第１サイクル内へ圧縮され
る第２サイクルを開始する。ＣＯＭＰ・ＷＩＮＤＯＷが
アクティブであるのと同時に、コントローラ６２９によ
り第２のＣＰＵＡＤＳ＄信号はアクティブであることが
わかるので、制御論理６２９は、アドレス整合を提供す
る２つのサイクルを圧縮することができる。ただし、Ｃ
ＯＭＰ・ＷＩＮＤＯＷ信号は、通常、部分書込サイクル
の読取部分で発生する。このような読取部分が進行して
いる間、コントローラ２５６は、書込データ及びバイト
有効化信号が新しい圧縮値へ変化できるようにする。第
２サイクルのアドレス信号がＢＵＦＦ０のアドレスバッ
ファにラッチングされたのと同一のアドレスであること
を検出して上述のようにＭＡＴＣＨ０信号を発生するコ
ンパレータ６３３に応答して、ＣＯＭＰ・ＢＵＦＦ０信
号が発生される。
【００４１】図８は、始めは完全書込サイクルで、その
後同一アドレスへの３つの連続部分書込が行われる連続
サイクルの一例を提供する。３つの部分書込は、１つの
メモリ書込動作へ圧縮される。部分書込は、単一ワード
「ＡＢ」のため、そして異なるバイト「Ｃ」及び「Ｄ」
のためのものである。ダブルワード書込動作は、図６の
例に関して前述したように発生する。ライン６２５の制
御信号はＢＵＦＦ０をバス４３２へ接続し、ワードはメ
モリに書き込まれ、コントローラは確認信号ＳＲＤＹ＄
を期間６で戻す。プロセッサは期間４で第１の部分書込
サイクルを開始し、ＢＵＦＦ０が使用中なので、ＬＢＵ
ＦＦ１信号が期間５で表明され、「ＡＢＸＸ」がＢＵＦ
Ｆ１にラッチングされる。残りの部分書込サイクルは、
ＣＰＵＡＤＳ＄信号により期間７及び期間１０で開始さ
れる。期間８では、ＣＯＭＰ・ＢＵＦＦ１信号が表明さ
れ、バイト「Ｃ」がＢＵＦＦ１で「ＡＢＸＸ」と併合さ
れ、「ＡＢＣＸ」を形成する。
【００４２】期間６では、確認信号ＳＲＤＹ＄が受信さ
れ、論理６２９が期間７でＢＡＤＳ＄信号をコントロー
ラへ送信できるようにし、期間４のＣＰＵＡＤＳ＄に対
応する第２の部分書込サイクルを開始する。期間４の間
に、６２５が切り換えられてＢＵＦＦ１をバス４３２へ
接続し、「ＡＢＣＸ」をバスに配置する。しかしなが
ら、そのサイクルが完了される前に、バイト「Ｄ」のた
めに同一アドレスへ第３の部分書込が開始され、ＣＯＭ
Ｐ・ＢＵＦＦ１信号の結果、ＲＭＷサイクルの書込部分
が更に修正される。期間１０では、第２のＣＯＭＰ・Ｂ
ＵＦＦ１信号が表明され、バイト「Ｄ」をＢＵＦＦ１で
併合させ、ダブルワード「ＡＢＣＤ」を形成する。この
ダブルワードはサイクル１１でバス４３２に配置され、
コントローラは、それをメモリに書き込み、最後にＳＲ
ＤＹ＄を送信する。従って、３つの部分書込サイクルは
単一のダブルワードメモリ書込サイクルへ圧縮される。
【００４３】本発明は、４１０、２５６、４０２、４０
４、２２０及び４１４を含むＶＬＳＩ装置において実施
されることができる。このような統合により、特にＣＯ
ＭＰ・ＷＩＮＤＯＷ信号に関連する信号等、４１０及び
２５６間で渡される信号のタイプの柔軟性をより高める
ことができる。本発明では、ＣＯＭＰ・ＷＩＮＤＯＷ信
号は、（ａ）ＲＭＷサイクルの読取部分の間（ＥＣＣの
み）、（ｂ）バッファのうちの１つ（ＢＵＦＦ０又はＢ
ＵＦＦ１）がコントローラ２５６への書込サイクルで使
用中であり、使用中でないバッファが圧縮のために使用
可能であるピリオドの間（ＥＣＣ又はパリティメモリモ
ード）、及び（ｃ）デュアルポートメモリコントローラ
２５６が非ＣＰＵポート（バス４３４）のサービスで使
用中である期間の間（ＥＣＣ又はパリティメモリモー
ド）、アクティブになる。
【００４４】
【発明の効果】以上説明したように、本発明の圧縮型書
込バッファによりパーソナルコンピュータシステムの性
能が増大される。
【図面の簡単な説明】
【図１】本発明を使用するデータ処理システムの略図で
ある。
【図２】図１に示されるシステムに含まれる平面ボード
の略図である。
【図３】図２に示される平面ボードへ接続可能なプロセ
ッサカードの略図である。
【図４】図３に示される圧縮を有する書込バッファの略
ブロック図である。
【図５】図４と同様の略ブロック図であり、書込バッフ
ァの別の形態を示す。
【図６】ダブルワード書込サイクルバッファ動作の例を
示すタイミング図である。
【図７】圧縮書込バッファサイクルの例を示すタイミン
グ図である。
【図８】圧縮書込バッファサイクルのもう１つの例を示
すタイミング図である。
【符号の説明】
１００ パーソナルコンピュータシステム １０２ システムユニット １０３ エンクロージャ又はケーシング １０４ モニタ １０６ ハードディスクドライブ １０８ ディスケットドライブ １１０ キーボード １１２ マウス ２０２ プロセッサ ２２０ 直接メモリアクセス制御ユニット ２５６ メモリ制御ユニット ３００ 平面ボード ３０１ プリント回路ボード ３１０ メモリバス ３１２ チャネルバス ４００ プロセッサカード ４０１ プリント回路ボード ４１０ 圧縮書込バッファ ４１４ マイクロチャネル制御及びバッファ ４１８ ローカルバス ４３２ メモリ制御バス ６２９ 制御論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール ワイリ ブラウン アメリカ合衆国05490、バーモント州アン ダーヒル センター、プレズント ヴァリ ー ロード （番地なし) (72)発明者 マーク レイモンド フォウシャー アメリカ合衆国05403、バーモント州サウ ス バーリントン、ワインディング ブル ック ドライヴ 44 (72)発明者 ジェラルド リー フランク アメリカ合衆国05452、バーモント州エセ ックス ジャンクション、デヴォン ヒル コート ８ (72)発明者 クリストファー マイケル ヘリング アメリカ合衆国05494、バーモント州ウエ ストフォード、ボックス 990、ライト １

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリと、前記メモリへその動作を制御
    するために接続されたメモリコントローラと、前記メモ
    リコントローラへ接続されたメモリコントローラバス
    と、ローカルバスと、前記ローカルバスへ接続されたプ
    ロセッサと、を有するパーソナルコンピュータであっ
    て、 前記プロセッサは連続ローカルバスサイクルで第１及び
    第２の部分書込サイクル要求を開始するように作動し、
    前記第１の部分書込サイクル要求は前記メモリに第１ア
    ドレスで書込むべき第１データを指定し、前記第２の部
    分書込サイクル要求は前記メモリに前記第１アドレスで
    書き込むべき第２データを指定し、 前記ローカルバス及び前記メモリコントローラバスへ接
    続された部分書込サイクル圧縮書込バッファを備えてお
    り、 前記バッファは、 前記メモリ内へ第１アドレスで書込むべき前記ローカル
    バスからのデータを受信及びバッファリングするための
    第１データバッファと、前記第１アドレスを記憶するた
    めの第１アドレスバッファと、を備え、前記ローカルバ
    スへ接続された第１バッファ手段と、 前記ローカルバスの前記第１及び前記第２の部分書込要
    求の受信に応答して作動可能であり、前記データが前記
    メモリへ書き込まれる前にローカルバスサイクルの完了
    を前記プロセッサへ確認し、前記第１データ及び前記第
    ２データを前記メモリに同時に書込むために前記第１及
    び前記第２の部分書込サイクルを単一メモリコントロー
    ラバス書込サイクルへ圧縮する制御論理と、 を備えるパーソナルコンピュータ。
  2. 【請求項２】 前記プロセッサは前記単一メモリコント
    ローラ書込バスサイクルの完了前に前記ローカルバスで
    第３の書込要求を表明するよう作動し、前記第３の書込
    要求は、前記第１アドレスとは異なる第２アドレスで前
    記メモリにデータを書き込むことであり、 前記単一メモリコントローラ書込バスサイクルの完了を
    ペンディングする前記第３の書込要求からのデータ及び
    アドレスを受信及びバッファリングするよう選択的に作
    動可能であり、前記第１バッファ手段と並列に前記ロー
    カルバスへ接続された第２バッファ手段を更に備え、 前記制御論理は、更に、前記単一メモリコントローラ書
    込バスサイクルの完了に応答して作動可能であり、第２
    のメモリコントローラバス書込サイクルを開始して、前
    記第２バッファ手段の前記アドレスにおいて前記第２バ
    ッファ手段にバッファリングされた前記データを前記メ
    モリに書込む、 請求項１記載のパーソナルコンピュータ。
  3. 【請求項３】 前記メモリコントローラは部分書込サイ
    クル中に前記メモリを作動し、読取−修正−書込動作を
    実行すると共に、前記メモリコントローラは前記メモリ
    から読み取られたデータを修正し、前記第１データ及び
    前記第２データを前記メモリに書込むよう作動する請求
    項１記載のパーソナルコンピュータ。
  4. 【請求項４】 少なくとも４バイトの情報をそれぞれが
    含む複数のアドレッサブル位置に情報を記憶するための
    メモリと、前記メモリへその動作を制御するために接続
    されたメモリコントローラと、前記メモリコントローラ
    へ接続されたメモリコントローラバスと、各書込サイク
    ルで１から４バイトの情報を転送するために少なくとも
    ４バイトの幅を有するローカルアドレスバス、ローカル
    制御バス及びローカルデータバスを含むローカルバス
    と、前記ローカルバスへ接続されたプロセッサと、を有
    するパーソナルコンピュータであって、 前記プロセッサは連続ローカルバスサイクルで第１及び
    第２の部分書込サイクル要求を開始するように作動し、
    前記第１の部分書込サイクル要求は前記メモリに第１ア
    ドレスで書込むべき第１データを指定し、前記第２の部
    分書込サイクル要求は前記メモリに前記第１アドレスで
    書き込むべき第２データを指定し、前記第１データは１
    又は２バイトを有し、前記第２データは１又は２バイト
    を有し、前記プロセッサは転送されている各バイトを定
    義するバイト有効化信号を各部分書込要求において前記
    ローカルアドレスバスで表明し、 前記ローカルバス及び前記メモリコントローラバスへ接
    続された部分書込サイクル圧縮書込バッファを備えてお
    り、 前記バッファは、 ＬＡＴＣＨ信号に応答して前記第１データを選択的に受
    信及びバッファリングするため、及びＣＯＭＰ・ＢＵＦ
    Ｆ制御信号に応答して前記第２データを第１データバッ
    ファにバッファリングされた前記第１データと併合する
    ために、前記ローカルデータバスへ接続された第１デー
    タバッファと、前記第１メモリアドレス及び前記バイト
    有効化信号を選択的に受信及びバッファリングするため
    に前記第１アドレスを記憶するために前記ローカルアド
    レスバスへ接続された第１アドレスバッファと、を備
    え、前記ローカルバスへ接続された第１バッファ手段
    と、 前記ローカルアドレスバス及び前記第１アドレスバッフ
    ァへ接続され、前記第１アドレスバッファにバッファリ
    ングされたアドレスと前記第２の部分書込サイクル要求
    の前記ローカルバスのアドレスとを比較するよう作動
    し、比較されている２つのアドレスが同一である場合に
    ＭＡＴＣＨ信号を発生するコンパレータと、 前記第１バッファ手段と、前記ローカルバスと、前記メ
    モリコントローラバスと、へ接続された制御論理と、 を備え、 前記制御論理は、 前記第１の部分書込要求に応答して前記ＬＡＴＣＨ信号
    を発生し、 前記ＭＡＴＣＨ信号に応答して前記ＣＯＭＰ・ＢＵＦＦ
    信号を発生し、 前記第１データ及び前記第２データが前記メモリへ書き
    込まれる前に、各要求からのデータが前記第１データバ
    ッファに記憶された後、前記第１及び第２の要求のそれ
    ぞれが完了したことを前記プロセッサへ表示する確認信
    号を前記プロセッサへ伝送し、 前記第１及び第２データを前記メモリに同時に書き込む
    ために、前記第１及び前記第２の部分書込サイクルを単
    一メモリコントローラバス書込サイクルへ圧縮する、 ように作動可能であるパーソナルコンピュータ。
  5. 【請求項５】 前記プロセッサは前記単一メモリコント
    ローラ書込バスサイクルの完了前に前記ローカルバスで
    第３の書込要求を表明するよう作動し、前記第３の書込
    要求は、前記第１アドレスとは異なる第２アドレスで前
    記メモリにデータを書き込むことであり、 前記単一メモリコントローラ書込バスサイクルの完了を
    ペンディングする前記第３の書込要求からデータ及びア
    ドレスを受信及びバッファリングするよう選択的に作動
    可能であり、前記第１バッファ手段と並列に前記ローカ
    ルバスへ接続された第２のバッファ手段を更に備え、 前記制御論理は、更に、前記単一メモリコントローラ書
    込バスサイクルの完了に応答して作動可能であり、第２
    のメモリコントローラバス書込サイクルを開始して、前
    記第２バッファ手段の前記アドレスにおいて前記第２バ
    ッファ手段にバッファリングされた前記データを前記メ
    モリに書込む、 請求項４記載のパーソナルコンピュータ。
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