JPH10177647A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 フレームバッファへの無駄なアクセスをなく
すことにより処理能力を向上させた画像処理装置を提供
する。 【解決手段】 ページモードでアクセス可能なＤＲＡＭ
で構成された、ピクセルデータを格納するフレームバッ
ファ１７に対し、１度に４ピクセルのピクセルデータの
読み出しまたは書き込みを行う画像処理装置において、
４ピクセル分のピクセルデータを格納するピクセルバッ
ファが６段直列に接続されたピクセルバッファ部１１
と、ピクセルバッファの各段に格納されたピクセルデー
タに基づいて、連続して処理するピクセルデータの数を
決定し、決定されたピクセルデータの該数に基づき、フ
レームバッファ１７にデータを書き込むときに、前記ペ
ージモードにおいて同一行アドレス内で連続してアクセ
スする回数であるＣＡＳ回数を変化させるＤＲＡＭイン
タフェース１５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭをフレーム
バッファに用いた画像処理装置に関するものである。

【０００２】

【従来の技術】図２７に従来の画像処理装置のブロック
構成図を示す。この図に示すように、画像処理装置９１
は画像データを格納するためのＤＲＡＭ（ダイナミック
ＲＡＭ）で構成されるフレームバッファ９３に接続され
ている。画像処理装置９１は、入力されたデータからピ
クセル（画素）情報を計算する内部ピクセル計算回路９
５と、フレームバッファ９３と内部ピクセル計算回路９
５との間の動作速度の違いを解消するためのピクセルバ
ッファ９７と、フレームバッファ９３との間でデータの
やりとりを行うＤＲＡＭインタフェース９９とから構成
される。

【０００３】このような画像処理装置９１では、入力さ
れた画像データに対する座標位置や色情報等を含むピク
セル情報が内部ピクセル計算回路９５にて計算され、ピ
クセルバッファ９７およびＤＲＡＭインタフェース９９
を介してフレームバッファ９３に格納される。

【０００４】近年、画像処理装置９１とフレームバッフ
ァ９３との間は、６４ビット幅のデータバス１０１で接
続されおり、フレームバッファ９３に対して一度でアク
セスできるピクセル数が増加した。例えば、図２８に示
すように、１ドットの情報を１６ビットで表すと、１回
のアクセスで４ドットが同時にアクセスできる。また、
ＤＲＡＭから構成されるフレームバッファ９３において
は、１回のページモードにおけるビットの読み出し／書
き込み回数を多くすることにより、一度でアクセスでき
るドット数を増加させることができ、描画性能を向上さ
せることができる。ここで、ページモードとは、図２９
に示すように、／ＲＡＳ（ロウアドレスストローブ、
「／」はアクティブロウを表す。）信号をアクティブに
したまま、アドレスを変化させ、それに応じて／ＣＡＳ
（カラムアドレスストローブ）信号を繰り返しアクティ
ブにすることにより、データの読み出し、書き込みを効
率的に行うことが可能なアクセスモードである。当然の
ことながら、このとき連続してアクセスされるデータの
行アドレスは全て等しくなければならない。以降、１回
のページモードにおいて、／ＣＡＳ信号を連続的にアク
ティブにする回数を「ページモードにおけるＣＡＳの回
数」と称す。

【０００５】

【発明が解決しようとする課題】従来の画像処理装置９
１においては、ページモードにおけるＣＡＳの回数は固
定されている。例えば、１度のページモードでのＣＡＳ
の回数は４回に固定されており、１度のアクセスで４ド
ットが処理できるとすると、図３０に示すようなポリゴ
ンを描画する場合において、線ａ−ｂを描画する時は２
ドットのデータのみを書き込めばよいにもかかわらず、
１度のページモードで１６ドット（４ドット×４回）の
データがアクセスされる。このため、１４ドット分のア
クセスが無駄になる。このように従来の画像処理装置９
１においては、１度のページモードにおけるデータのア
クセス回数が固定されているため、処理するデータのド
ット数によっては、処理効率が悪くなる。

【０００６】そこで、本発明では、フレームバッファへ
の上記のような無駄なアクセスをなくすことにより処理
能力を向上させた画像処理装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】本発明に係る第１画像処
理装置は、ページモードでアクセス可能なメモリで構成
された、ピクセルデータを格納するフレームバッファに
対し、１回のアクセスで所定画素数分の前記ピクセルデ
ータの読み出しまたは書き込みを行う画像処理装置にお
いて、前記ピクセルデータを前記所定画素数だけ格納す
るバッファであるピクセルバッファが複数段直列に接続
されたピクセルバッファ手段と、前記ピクセルバッファ
の各段のそれぞれに格納された前記ピクセルデータに基
づいて、連続して処理するピクセルデータの数を決定
し、決定されたピクセルデータの該数に基づき、前記フ
レームバッファにデータを書き込むときに、前記ページ
モードにおいて同一行アドレス内で連続してアクセスす
る回数であるＣＡＳ回数を変化させるメモリインタフェ
ース手段とを備える。

【０００８】本発明に係る第２画像処理装置は、前記第
１画像処理装置において、前記ピクセルデータが３次元
画像のデータであるときに、前記ピクセルデータは、色
データと、奥行きを示すＺ値と、前記色データのアドレ
スと、前記Ｚ値のアドレスと、前記ピクセルデータがポ
リゴンであるか否かを示す情報と、前記ピクセルデータ
のポリゴンの種類を示す情報とを含み、前記メモリイン
タフェース手段は、初段のピクセルバッファに格納され
る前記ピクセルデータの行アドレスおよび前記ピクセル
のポリゴンの種類と、後段のピクセルバッファに格納さ
れる前記ピクセルデータの行アドレスおよび前記ピクセ
ルのポリゴンの種類とを比較し、該値が等しくなるピク
セルバッファが初段から連続する段数に基づいて、前記
ＣＡＳ回数を決定する。

【０００９】本発明に係る第３画像処理装置は、前記第
２画像処理装置において、前記メモリインタフェース手
段は、前記ピクセルのポリゴンの種類を示す情報に基づ
き、データを処理するタイプであるアクセスタイプを決
定し、該アクセスタイプに基づいて、所定のポリゴンの
処理を行う。

【００１０】本発明に係る第４画像処理装置は、前記第
３画像処理装置において、前記アクセスタイプは、前記
ピクセルバッファに格納されたピクセルデータのＺ値
と、前記ピクセルデータに対応する前記フレームバッフ
ァに格納されたＺ値とを比較し、前記奥行き方向におい
て手前になる方のＺ値を新たにフレームバッファに書き
込む第１アクセスタイプを有する。

【００１１】本発明に係る第５画像処理装置は、前記第
３画像処理装置において、前記アクセスタイプは、前記
ピクセルバッファに格納されたピクセルデータの色デー
タと、前記ピクセルデータに対応する前記フレームバッ
ファに格納された色データとを色演算し、該色演算した
結果の色データを新たにフレームバッファに書き込む第
２アクセスタイプを有する。

【００１２】本発明に係る第６画像処理装置は、前記第
３画像処理装置において、前記アクセスタイプは、前記
ピクセルバッファに格納されたピクセルデータの色デー
タを前記フレームバッファに書き込む第３アクセスタイ
プを有する。

【００１３】

【発明の実施の形態】以下、添付の図面を参照して本発
明に係る画像処理装置の実施の形態を説明する。 ＜１．構成＞図１は本発明の一実施形態である画像処理
装置におけるピクセルバッファ部およびＤＲＡＭインタ
フェースのブロック図を示す。この図に示すようにピク
セルバッファ部１１は画像データの補間処理を行うＤＤ
Ａ（Digital Differential Analyser）１３とＤＲＡＭ
インタフェース１５とに接続され、ＤＲＡＭインタフェ
ース１５は画像データをピクセル単位で表示領域に対応
させて格納するフレームバッファ１７に接続される。Ｄ
ＲＡＭインタフェース１５とフレームバッファ１７との
間は６４ビット幅のデータバス１９で接続されており、
このデータバス１９を介して、ＤＤＡ１３からピクセル
バッファ部１１へ入力された３次元画像データがフレー
ムバッファ１７へ格納される。また、この図には示して
ないが、ＤＲＡＭインタフェース１５とフレームバッフ
ァ１７との間にはアドレスバス、制御線が接続されてい
る。以下に本実施形態におけるフレームバッファ１７、
ピクセルバッファ部１１およびＤＲＡＭインタフェース
１５の構成を順に説明する。

【００１４】＜１−１．フレームバッファ＞図２に本実
施形態におけるフレームバッファ１７の構成を示す。フ
レームバッファ１７は１６ビットデータの入出力が可能
なＤＲＡＭ（ダイナミックＲＡＭ）２１を４個用いて構
成されており、それぞれのＤＲＡＭ２１にはデータ線
と、アドレス線と、／ＲＡＳ信号線、／ＣＡＳ信号線、
／ＷＥ（ライトイネーブル）信号線等の制御線とが接続
されている（図中には、説明の簡単化のため、データ線
１９、／ＣＡＳ線２５のみ表示。）。４個のＤＲＡＭ２
１は一度にアクセスできる４ドットに対応しており、６
４ビット幅のデータバス１９を介して入力されたデータ
が１６ビット毎に４分割され、それぞれのＤＲＡＭ２１
に入力される。このとき、データが書き込まれるＤＲＡ
Ｍ２１に対する／ＣＡＳ線２５のみが選択的にアクティ
ブにされ、データが書き込まれる。

【００１５】＜１−２．ピクセルバッファ部＞ピクセル
バッファ部１１について説明する前に、まず、ピクセル
バッファ部１１に格納されるデータであるピクセルデー
タについて説明する。図３にピクセルデータの構成を示
す。ピクセルデータは、そのドットの色を表す情報であ
る色データ（ＰＤ）と、そのドットの奥行き情報を示す
Ｚ値（ＺＤ）と、色データのアドレス（ＰＡ）と、Ｚ値
のアドレス（ＺＡ）と、そのドットがポリゴンデータで
あるか否かを示すフラグ（以下、「ポリゴンフラグ」と
称す。）（ＰＦ）と、そのドットのポリゴンの種類を示
すフラグ（以下、「ポリゴンタイプフラグ」と称す。）
（ＦＤ）とを含む。

【００１６】図３に示すように色データＰＤはＲＧＢ各
５ビットの１５ビットで構成され、Ｚ値は１６ビットで
構成される。色データのアドレスＰＡおよびＺ値のアド
レスの値ＺＡはそれぞれ１９ビットで構成される。ま
た、ポリゴンフラグＰＦは１ビットで構成され、ポリゴ
ンタイプフラグＦＤは２ビットで構成される。ポリゴン
タイプフラグＦＤにおける最初の１ビットは半透明処理
であるアルファブレンディング処理のオン／オフを示
し、後の１ビットはＺバッファ処理のオン／オフを示
す。ドットデータはこのポリゴンタイプで示されるポリ
ゴンの種類に応じて処理される。また、前述のようにＤ
ＲＡＭインタフェース１５は６４ビット幅のデータバス
１９でフレームバッファ１７とデータのやりとりを行う
ため、図４に示すように１回で同時に４ドット分のデー
タのアクセスが可能となる。

【００１７】図５にピクセルバッファ部１１の構成を示
す。ピクセルバッファ部１１はピクセルバッファ３１が
６段直列に接続されて構成される。図６にｎ段目（ｎ＝
０〜５）のピクセルバッファ３１の構成を示す。ピクセ
ルバッファ３１は前述のピクセルデータに対応してそれ
ぞれのデータを格納する複数のバッファからなる。すな
わち、ピクセルバッファ３１は、色データを格納する色
データバッファＰＤｎと、Ｚ値を格納するＺ値バッファ
ＺＤｎと、色データのアドレスを格納する色データアド
レスバッファＰＡｎと、Ｚ値のアドレスを格納するＺ値
アドレスバッファＺＡｎと、ポリゴンフラグを格納する
ポリゴンフラグバッファＰＦｎと、ポリゴンタイプフラ
グを格納するポリゴンタイプバッファＦＤｎとからな
る。

【００１８】また、色データバッファＰＤｎ、Ｚ値バッ
ファＺＤｎおよびポリゴンフラグバッファＰＦｎは、フ
レームバッファ１７に対して１回で４ドット分のデータ
がアクセスできるように、それぞれドットに対応して４
つのレジスタで構成される。すなわち、ｎ段目のピクセ
ルバッファにおいて、色データバッファＰＤｎはＰＤｎ
０〜ＰＤｎ３の４つのレジスタで構成され、Ｚ値バッフ
ァＺＤｎはＺＤｎ０〜ＺＤｎ３の４つのレジスタで構成
され、ポリゴンフラグバッファＰＦｎはＰＦｎ０〜ＰＦ
ｎ３の４つのレジスタで構成される。尚、以降の説明に
おいて、ピクセルバッファ３１においてレジスタ名の直
後に付けられた番号はバッファの段数を示し、さらにそ
の後に付けられた番号は同時にアクセス可能な４ドット
の中の処理中のドットに対応している。また、同時にア
クセスする４ドットのデータをまとめて「＊」で表記す
る。

【００１９】＜１−３．ＤＲＡＭインタフェース＞図１
に示すように、ＤＲＡＭインタフェース１５は画像デー
タを処理するデータ処理部３５と、画像データのアドレ
スの出力を制御するアドレス処理部３７と、これらの処
理部３５、３７の動作を制御するコントローラ３９とか
らなる。以下にそれぞれについて説明する。

【００２０】＜１−３−１．データ処理部＞図７にピク
セルバッファ部１１の一部およびＤＲＡＭインタフェー
ス１５のデータ処理部３５を示す。図中、破線で囲まれ
た部分はピクセルバッファ部１１の一部であり、６段の
色データバッファＰＤ０＊〜ＰＤ５＊と６段のＺ値デー
タバッファＺＤ０＊〜ＺＤ５＊である。データ処理部３
５は、アルファブレンディングに用いるためにフレーム
バッファから読み出した色データを格納するレジスタＲ
Ｐと、色演算回路４１と、Ｚバッファ法に用いるために
フレームバッファメモリから読み出したＺ値データを格
納するレジスタＲＺと、Ｚ値を比較するコンパレータ４
３と、Ｚバッファ法によるＺ値の比較結果を格納するレ
ジスタＺ００〜Ｚ５３と、色データまたはＺ値データの
いずれかを選択して出力する第１マルチプレクサ４５
と、タイミングを合わせるためにデータを一時的に格納
するレジスタＦＤＯ０〜ＦＤＯ４と、レジスタＦＤＯ０
〜ＦＤＯ４の値の中から１つを選択して出力する第２マ
ルチプレクサ４７と、データ出力バッファ４９とから構
成される。レジスタＲＰは４つのレジスタＲＰ０〜ＲＰ
３からなる。レジスタＲＺは４つのレジスタＲＺ０〜Ｒ
Ｚ３からなる。

【００２１】上記データ処理部３５において、色データ
バッファＰＤ５＊、Ｚ値バッファＺＤ５＊にはＤＤＡ１
３から色データ、Ｚ値データがそれぞれ入力される。レ
ジスタＲＰ＊、レジスタＲＺ＊には、フレームバッファ
１７に格納されている色データ、Ｚ値データがバッファ
５１およびデータバス１９を介してそれぞれ入力され
る。色演算回路４１には色データバッファＰＤ０＊とレ
ジスタＲＰ＊の値が入力される。コンパレータ４３には
Ｚ値バッファＺＤ０＊およびレジスタＲＺ＊の値が入力
され、コンパレータ４３による比較結果は比較結果レジ
スタＺ００〜Ｚ５３に入力される。第１マルチプレクサ
４５には色演算回路４１とＺ値バッファＺＤ０＊の値が
それぞれ入力され、第１マルチプレクサ４５によって選
択された値はレジスタＦＤＯ０に入力される。レジスタ
ＦＤＯ０からレジスタＦＤＯ４は順次直列に接続され、
レジスタＦＤＯ０〜ＦＤＯ３の値はそれぞれ次の段のレ
ジスタＦＤＯ１〜ＦＤＯ４に入力される。レジスタＦＤ
Ｏ０〜ＦＤＯ４の値はそれぞれ第２マルチプレクサ４７
に入力される。第２マルチプレクサ４７によって選択さ
れた値はデータ出力バッファ４９およびトライステート
バッファ５５を介してデータバス１９に出力される。

【００２２】＜１−３−２．アドレス処理部＞図８にピ
クセルバッファ部１１の一部およびＤＲＡＭインタフェ
ース１５のアドレス処理部３７を示す。図中、破線で囲
まれた部分はピクセルバッファ部１１の一部であり、色
データアドレスバッファＰＡ０〜ＰＡ５と、Ｚ値アドレ
スバッファＺＡ０〜ＺＡ５と、ポリゴンデータフラグバ
ッファＰＦ０＊〜ＰＦ５＊と、ポリゴンタイプフラグバ
ッファＦＤ０〜ＦＤ５である。アドレス処理部３７は、
色データのアドレスまたはＺ値データのアドレスのいず
れかを選択して出力する第３マルチプレクサ６１と、タ
イミングを合わせるためアドレスを一時的に格納するレ
ジスタＦＣＡＤ０〜ＦＣＡＤ５と、レジスタＦＣＡＤ０
〜ＦＣＡＤ５の出力の中から１つを選択して出力する第
４マルチプレクサ６３と、アドレス出力バッファ６５と
から構成される。

【００２３】アドレス処理部３７において、色データア
ドレスバッファＰＡ５、Ｚ値アドレスバッファＺＡ５、
ポリゴンフラグバッファＰＦ５＊およびポリゴンタイプ
フラグバッファＦＤ５に、色データアドレス、Ｚ値アド
レス、ポリゴンフラグ、ポリゴンタイプフラグが、ＤＤ
Ａ１３からそれぞれ入力される。第３マルチプレクサ６
１には色データアドレスバッファＰＡ０およびＺ値アド
レスバッファＺＡ０の値がそれぞれ入力され、さらに第
３マルチプレクサ６１によって選択された値はレジスタ
ＦＣＡＤ０および第４マルチプレクサ６３に入力され
る。レジスタＦＣＡＤ０〜レジスタＦＣＡＤ５は順次直
列に接続されており、レジスタＦＣＡＤ０〜ＦＣＡＤ４
の値はそれぞれ次の段のレジスタＦＣＡＤ１〜ＦＣＡＤ
５に入力される。また、レジスタＦＣＡＤ０〜ＦＣＡＤ
５の値はそれぞれ第４マルチプレクサ６３に入力され
る。第４マルチプレクサ６３によって選択された値はア
ドレス出力バッファ６５およびバッファ６７を介してア
ドレスバス６９に出力される。

【００２４】尚、本実施形態では、色データのアドレス
およびＺ値のアドレスの１９ビットの中で上位１１ビッ
トを行アドレスとし、下位９ビットを列アドレスとし、
レジスタＦＣＡＤ０〜ＦＣＡＤ４には、これらのアドレ
スの列アドレスが格納される。また、ピクセルバッファ
３１を構成するバッファＰＤ０＊〜ＰＤ５＊、ＺＤ０＊
〜ＺＤ５＊、ＰＡ０〜ＰＡ５、ＰＦ０＊〜ＰＦ５＊、Ｆ
Ｄ０〜ＦＤ５はラッチで構成され、その他のレジスタは
フリップフロップで構成されているものとする。

【００２５】＜１−３−３．コントローラ＞図９はＤＲ
ＡＭインタフェース１５におけるコントローラ３９のブ
ロック図を示す。図に示すように、コントローラ３９は
ＣＡＳ回数設定部８１と、アクセスタイプ判定部８３
と、読み出し／書き込み制御部８５と、マルチプレクサ
制御部８７と、ラッチ信号制御部８９とからなる。ＣＡ
Ｓ回数設定部８１には、色アドレスピクセルバッファＰ
Ａ０〜ＰＡ５、Ｚ値アドレスバッファＺＡ０〜ＺＡ５お
よびポリゴンタイプフラグバッファＦＤ０＊〜ＦＤ５＊
の値がそれぞれ入力され、これらの値に基づいて、ペー
ジモードにおけるＣＡＳの回数が設定される。アクセス
タイプ判定部８３にはポリゴンタイプバッファの値が入
力され、この値に基づきアクセスタイプが判定される
（アクセスタイプについては後述する。）。マルチプレ
クサ制御部８７にはアクセスタイプ判定部８３による判
定結果が入力され、この判定結果に基づいて各マルチプ
レクサ４５、４７、６１、６３が制御される。ラッチ信
号制御部８９にはアクセスタイプ判定部８３による判定
結果が入力され、この判定結果に基づいて各ラッチおよ
びフリップフロップが制御される。読み出し／書き込み
制御部８５には、ＣＡＳ回数設定部８１によるＣＡＳの
回数およびアクセスタイプ判定部８３による判定結果が
入力され、また、／ＣＡＳ信号の制御のためＰＦ０＊〜
ＰＦ５＊およびＺ値比較結果Ｚ０＊〜Ｚ５＊が入力さ
れ、フレームバッファ１７に対して／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ等の制御信号が生成され出力される。

【００２６】＜２．動作＞以下に、本実施形態における
ピクセルバッファ部１１およびＤＲＡＭインタフェース
１５の詳細な動作について説明する。本実施形態のピク
セルバッファ部１１およびＤＲＡＭインタフェース１５
は、ＤＤＡ１３から送られてきたピクセルデータをフレ
ームバッファ１７に書き込む際に、まず、ページモード
において連続してＣＡＳをアクティブにする回数および
アクセスタイプを設定し、その後、それらの設定に基づ
きフレームバッファ１７へアクセスを行う。以下にペー
ジモードにおけるＣＡＳ回数およびアクセスタイプの設
定の動作について説明し、その後、具体例を用いて全体
的な動作を説明する。

【００２７】＜２−１．ページモードにおけるＣＡＳ回
数の設定＞本実施形態のピクセルバッファにおいて、Ｄ
ＤＡ１３からピクセルデータが入力されると、入力され
たピクセルデータがピクセルバッファ３１の５段目から
０段目へ順次シフトされていき、０段目のピクセルバッ
ファ３１にデータが格納された時点で、ＤＲＡＭインタ
フェース１５のコントローラ３９によりページモードに
おいて連続して行われるＣＡＳの回数が以下の手順で設
定される。

【００２８】ページモードにおいて連続して行われるＣ
ＡＳの回数はコントローラ３９中のＣＡＳ回数設定部８
１で設定される。すなわち、ＣＡＳ回数設定部８１は、
０段目のピクセルバッファ３１に格納されたピクセルデ
ータの色データの行アドレス、Ｚ値の行アドレスおよび
ポリゴンタイプフラグの値と、他の段のピクセルデータ
におけるそれらの値とを比較し、比較した値がすべて同
じとなるピクセルバッファ３１が０段目から連続して何
段あるか調べる。ＣＡＳ回数設定部８１はその段数をＣ
ＡＳの回数に設定する。

【００２９】例えば、０段目から５段目のレジスタに格
納されたピクセルデータの色データの行アドレス、Ｚ値
の行アドレスおよびポリゴンタイプフラグの値が全て同
一である場合、ＣＡＳ回数設定部８１は連続して行アド
レス等のデータが等しくなる段数を調べ、その結果、そ
の段数が６段であるため、ＣＡＳ回数設定部８１はペー
ジモードにおけるＣＡＳの回数を６回に設定する。

【００３０】＜２−２．アクセスタイプの設定＞本実施
形態においては、アクセスタイプという概念を用いてい
る。アクセスタイプは、ポリゴンの種類に応じて決定さ
れる処理方法を示すものである。「タイプ０」はＺバッ
ファ法で使用されるタイプであり、フレームバッファに
記憶されているＺ値と処理中のＺ値とを比較し、表示対
象のうちそのドットデータに対応する部分が手前となる
方のＺ値を書き込むタイプである。「タイプ１」はアル
ファブレンディング時に使用されるタイプであり、フレ
ームバッファに記憶されている色データと処理中の色デ
ータとを色演算し、新しい色データを書き込むタイプで
ある。「タイプ２」はアルファブレンンディングを行わ
ずに色データを書き込むタイプである。これらのアクセ
スタイプを組み合わせることにより種々のポリゴンの描
画が可能となる。

【００３１】図１０はポリゴンの種類とアクセスタイプ
の関係を示したものである。例えば、この図に示すよう
に、ポリゴンの種類が、Ｚソート法のみで処理されるも
のであるときはタイプ２で処理され、Ｚソート法および
アルファブレンディングで処理されるものであるときは
タイプ１で処理され、Ｚバッファ法のみで処理されるも
のであるときはタイプ０とタイプ２を組み合わせること
により処理され、Ｚバッファ法およびアルファブレンデ
ィングで処理されるものであるときはタイプ０とタイプ
１を組み合わせることにより処理される。

【００３２】このアクセスタイプは、ページモードにお
けるＣＡＳ回数の設定後、コントローラ３９により設定
される。アクセスタイプはポリゴンタイプフラグバッフ
ァＦＤ０〜ＦＤ５に格納されるポリゴンタイプフラグの
値に基づいて、コントローラ３９中のアクセスタイプ判
定部８３により設定される。すなわち、アクセスタイプ
判定部８３は、ポリゴンタイプフラグ中のＺバッファフ
ラグがオンのときアクセスタイプを「タイプ０」とし、
アルファブレンディングフラグがオンのときアクセスタ
イプを「タイプ１」とし、アルファブレンディングフラ
グがオフのときアクセスタイプを「タイプ２」とする。

【００３３】＜２−３．動作例＞以下にいくつかの具体
例を用いて、本実施形態のピクセルバッファ部１１およ
びＤＲＡＭインタフェース１５の動作についてタイミン
グチャートを参照して説明する。

【００３４】＜２−３−１．動作例１＞本動作例におい
ては、０段目のピクセルバッファ３１にデータが格納さ
れた時点で、色データアドレスバッファＰＡ０〜ＰＡ５
およびＺ値アドレスバッファＺＡ０〜ＺＡ５に格納され
る各段の行アドレスの値、およびポリゴンタイプフラグ
バッファＦＤ０〜ＦＤ５に格納される各段のポリゴンタ
イプフラグが示すデータのポリゴンの種類が全て等し
く、また、そのポリゴンのＺバッファフラグが全てオン
であるとする。また、各段のＺ値バッファＺＤ０＊〜Ｚ
Ｄ５＊の値は、対応するフレームバッファ１７中に格納
されたデータより手前に表示されるデータを含むものと
する。

【００３５】図１１〜図１５は動作例１の場合のピクセ
ルバッファ部１１およびＤＲＡＭインタフェース１５の
タイミングチャートを表す。図１１、図１３および図１
４に示すように、第５番目のクロックの立ち上がりで
（以下、第ｎ番目のクロックの立ち上がりの時点を「タ
イミングｎ」と称す。）、バッファＺＡ０＊〜ＺＡ５
＊、ＺＤ０＊〜ＺＤ５＊、ＰＦ０＊〜ＰＦ５＊に値が設
定されると、まず、コントローラ３９によりページモー
ドにおけるＣＡＳの回数が設定される。すなわち、コン
トローラ３９中のＣＡＳ回数設定部８１によりピクセル
バッファ３１の各段の行アドレスの値とポリゴンタイプ
フラグの値とが調べられる。本動作例においては、６段
全ての段についてピクセルバッファ３１に格納された色
データの行アドレス、Ｚ値の行アドレスおよびポリゴン
タイプが同一であるため、１つのページモード回数にお
いて連続して／ＣＡＳ線をアクティブにする回数は６回
に設定される。

【００３６】次に、コントローラ３９によりアクセスタ
イプが決定される。すなわち、コントローラ３９中のア
クセスタイプ判定部８３により、タイミング６でポリゴ
ンデータのＺバッファフラグが調べられる。本動作例で
は、Ｚバッファフラグは全てオンであるため、アクセス
タイプはタイプ０に設定される。

【００３７】ここで、タイプ０はＺバッファ法で使用さ
れるアクセスタイプであり、フレームバッファ１７に記
憶されているＺ値と処理中のピクセルデータのＺ値とを
比較し、表示対象のうちそのドットデータに対応する部
分が手前となる方のＺ値をフレームバッファ１７に書き
込む処理タイプである。このため、コントローラ３９
は、まず、既にフレームバッファ１７に格納されている
ピクセルデータのＺ値を読み出し、次に、その読み出し
たＺ値とこれから処理を行おうとするピクセルデータの
Ｚ値とを比較し、その比較結果に基づいて、／ＲＡＳ
線、／ＣＡＳ線等を制御する。

【００３８】図１１に示すように０段目から５段目まで
の各Ｚ値アドレスバッファＺＡ０〜ＺＡ５にアドレス値
ＣＺ０〜ＣＺ５が格納された後、タイミング１１でＺ値
アドレスバッファＺＡ１からＺ値アドレスバッファＺＡ
０にアドレス値ＣＺ１がシフトされ、次のタイミング１
２でＺ値アドレスバッファＺＡ２からＺ値アドレスバッ
ファＺＡ１にアドレス値ＣＺ２がシフトされる。以下同
様にして、アドレス値ＣＺ５〜ＣＺ２がＺ値アドレスバ
ッファＺＡ５からＺＡ０の方向へ順次シフトされてい
く。

【００３９】タイプ０では、第３マルチプレクサ６１は
Ｚ値アドレスバッファＺＡ０からの出力を選択する。こ
のため、第３マルチプレクサ６１を介して、Ｚ値アドレ
スバッファＺＡ０に格納されるアドレスのうち列アドレ
スの値がレジスタＦＣＡＤ０に出力される（尚、タイミ
ングチャートにおいては、説明の便宜上、全アドレス値
とそのアドレスの行アドレスとを同じ記号で示してい
る。）。その後、レジスタＦＣＡＤ０からＦＣＡＤ５に
順次列アドレスがシフトされる。第４マルチプレクサ６
３において、最初、第３マルチプレクサ６１からの出力
が選択され、タイミング８で行アドレスＲＡＳがアドレ
ス出力バッファ６５に出力される。その後、第４マルチ
プレクサ６３によりレジスタＦＣＡＤ０〜ＦＣＡＤ５か
らの出力のいずれかが選択されることにより、図１２に
示すようにアドレス出力バッファ６５に列アドレスＣＺ
０〜ＣＺ５が出力される。

【００４０】このようにして、図１２に示すようにタイ
ミング８からタイミング２１において、行アドレス値Ｒ
ＡＳ、列アドレス値ＣＺ０〜ＣＺ５がアドレスバス６９
に順次出力される。ここで、行アドレスＲＡＳはＣＺ０
〜ＣＺ５の上位１０ビットである。このとき、第３およ
び第４マルチプレクサ６１、６３の動作はマルチプレク
サ制御部８７により制御されている。

【００４１】図１２に示すように、タイミング８でアド
レスバス６９に行アドレスＲＡＳが出力されると、タイ
ミング９でコントローラ３９により／ＲＡＳ線がアクテ
ィブにされ、その後、タイミング１２からタイミング２
２において、アドレスバス６９に出力される列アドレス
ＲＡＳに同期して、／ＣＡＳ線が６回連続してアクティ
ブにされる。このとき、コントローラ３９により／ＷＥ
線は非アクティブに制御されている。これにより、アド
レスバス６９に出力されたアドレスで指定されるデータ
Ｒ０〜Ｒ５がフレームバッファ１７からデータバス１９
に順次読み出される。このようにフレームバッファ１７
から読み出されたデータは、図１３に示すようにＺ値を
比較するためにレジスタＲＺ＊に順次格納される。

【００４２】一方、０段目から５段目までのＺ値バッフ
ァＺＤ０＊〜ＺＤ５＊には、図１３に示すようにＺ値Ｚ
０〜Ｚ５が格納され、前述のアドレスの場合と同様にピ
クセルバッファＺＤの５段目から０段目へＺ値がシフト
されていく。すなわち、０段目のバッファＺＤ０＊には
Ｚ値データＺ０〜Ｚ５が順次格納される。このＺ値バッ
ファＺＤ０＊の値と、前述のレジスタＲＺ＊に格納され
た値とがコンパレータ４３にて比較され、その比較結果
ＺＦ０が比較結果レジスタＺ０＊に格納される。

【００４３】図１３において、タイミング１４で、Ｚ値
バッファＺＤ０＊には値Ｚ０が格納されており、レジス
タＲＺ＊にはそれに対応してフレームバッファ１７から
読み出された値Ｒ０が格納される。コンパレータ４３に
よりそれぞれのレジスタに格納されている値が比較さ
れ、タイミング１６で比較結果レジスタＺ０＊に比較結
果を示すフラグＺＦ０が格納される。このとき、Ｚ値は
ドット単位で比較され、ドット毎に比較結果を示すフラ
グを格納する。以降、図１３に示すように、順次、Ｚ値
バッファＺＤ０＊の値Ｚ１〜Ｚ５とレジスタＲＺ＊の値
Ｒ１〜Ｒ５とが比較され、その結果ＺＦ１〜ＺＦ５が比
較結果レジスタＺ１＊〜Ｚ５＊に格納される。

【００４４】コントローラ３９はＺ値を比較した後、フ
レームバッファ１７へのデータの書き込みを行う。タイ
プ０では、第１マルチプレクサ４５はＺＤ０＊からの出
力を選択する。このため、第１マルチプレクサ４５を介
して図１４に示すようにタイミング１６でＺＤ０＊の出
力がレジスタＦＤＯ０に出力される。その後、レジスタ
ＦＤＯ０からレジスタＦＤＯ４に順次データがシフトさ
れる。第２マルチプレクサ４７により、レジスタＦＤＯ
０からレジスタＦＤＯ４のいずれかのレジスタの出力が
選択されることにより、図１４に示すようにタイミング
２５〜３６において、データ出力バッファ４９にデータ
が出力される。このとき、第１および第２マルチプレク
サ４５、４７の動作はマルチプレクサ制御部８７により
制御されている。

【００４５】このようにして、タイミング２５〜３６に
おいて、アドレスバス６９にアドレスが出力されるとと
もに、データバス１９に順次データが出力される。図１
５に示すように、コントローラ３９により、タイミング
２４からタイミング３７の間、／ＷＥ線がアクティブに
され、タイミング２６からタイミング３６の間、フレー
ムバッファ１７の／ＣＡＳ線２５のそれぞれが個々にア
クティブに制御されることにより、フレームバッファ１
７へのデータの書き込みが可能となる。尚、図１２、図
１５のタイミングチャートにおいては、便宜上、４本の
／ＣＡＳ線２５の信号を１つにまとめて表示している。
／ＣＡＳ線２５の制御はコントローラ３９内の読み出し
／書き込み制御部８５により行われる。以下に、アクセ
スタイプがタイプ０の場合のフレームバッファ１７に対
する４本の／ＣＡＳ線２５の制御について説明する。

【００４６】アクセスタイプがタイプ０の場合、読み出
し／書き込み制御部８５は、ポリゴンフラグバッファＰ
Ｆに格納されたポリゴンフラグにより、そのドットがポ
リゴンデータであるか否か判断し、また同時に比較結果
レジスタＺ０＊〜Ｚ５＊に格納されたＺ値の比較結果を
参照して、そのドットデータが以前にフレームバッファ
１７に格納されたデータより表示上手前にあるか否か判
断する。そのドットデータがポリゴンデータであり、か
つ、以前に書き込まれたドットデータより表示上手前に
あれば、読み出し／書き込み制御部８５は、新しいＺ値
をフレームバッファに書き込むために、そのドットに対
応する／ＣＡＳ線２５をアクティブにする。それ以外の
ときは／ＣＡＳ線２５をアクティブにしない。このよう
に、コントローラ３９は同時にアクセス可能な４ドット
（図４参照）のそれぞれのドットに対応したＣＡＳ[0:
3]線２５を必要に応じて選択的にアクティブにすること
により、ドット単位でデータの書き込みを制御する。

【００４７】例えば、ポリゴンフラグバッファＰＦ０＊
のそれぞれの値が、ＰＦ００＝オン、ＰＦ０１＝オフ、
ＰＦ０２＝オン、ＰＦ０３＝オフで、比較結果レジスタ
Ｚ０＊のそれぞれの値が、Ｚ００＝オン、Ｚ０１＝オ
フ、Ｚ０２＝オフ、Ｚ０３＝オフの場合、ＺＤ００に格
納されているデータのみがポリゴンデータであり、か
つ、以前のデータより表示上手前となるデータであるた
め、ＺＤ００に格納されているデータのみフレームバッ
ファ１７に対して書き込みが行われる。

【００４８】また、例えば、第１段目および第４段目の
ピクセルバッファ３１に格納される同時にアクセスでき
る４ドットのうちの１番目のドットのデータが、Ｚバッ
ファ法の結果、対応するフレームバッファ１７に格納さ
れるデータより表示上奥にあるときはデータの書き換え
が行われない。このため、１番目のドットに対応する／
ＣＡＳ[0]線は図１６に示すように第１段目および第４
段目に対応するタイミングにおいて、非アクティブに制
御される。

【００４９】以上のようにして、本動作例においては、
ページモードにおけるＣＡＳ回数が６回に、アクセスタ
イプがタイプ０に設定され、フレームバッファ１７への
データの書き込みが行われる。

【００５０】＜２−３−２．動作例２＞本動作例におい
ては、０段目のピクセルバッファ３１にデータが格納さ
れた時点で、各段のピクセルバッファ３１に格納される
ピクセルデータに対する色データの行アドレス、Ｚ値の
行アドレスおよびポリゴンタイプフラグが示すデータの
ポリゴンの種類が全て等しく、また、そのポリゴンのア
ルファブレンディングフラグが全てオンであるとする。

【００５１】本動作例においては動作例１と同様に、全
ての段のレジスタに格納された色データの行アドレスお
よびＺ値の行アドレスが同一で、かつ、全ての段のレジ
スタに格納されたポリゴンタイプが全て同一であるた
め、１つのページモードにおけるＣＡＳ回数は６回に設
定される。また、コントローラ３９により、タイミング
６でポリゴンデータのアルファブレンディングフラグが
調べられ、アルファブレンディングフラグが全てオンで
あるため、アクセスタイプはタイプ１に設定される。

【００５２】アクセスタイプがタイプ１の場合、フレー
ムバッファに記憶されている色データと処理中の色デー
タとを色演算し、新しい色データをフレームバッファ１
７に書き込む。このため、まず、既にフレームバッファ
１７に格納されている色データを読み出し、次に、その
読み出した色データとこれから処理を行おうとする色デ
ータとを演算し、その結果をフレームバッファ１７に書
き込むように／ＲＡＳ線、／ＣＡＳ線等を制御する。以
下にこのときの動作を図１７〜図２０のタイミングチャ
ートを用いて説明する。

【００５３】まず、図１７に示すように色データアドレ
スバッファＰＡ０〜ＰＡ５にアドレス値ＣＰ０〜ＣＰ５
が格納されると、前述のタイプ０の場合と同様に、色デ
ータアドレスバッファＰＡ５からＰＡ０へ順次アドレス
がシフトされる。タイプ１では、第３マルチプレクサ６
１は色データアドレスバッファＰＡからの出力を選択す
る。このため、第３マルチプレクサ６１を介して色デー
タアドレスバッファＰＡ０の値がレジスタＦＣＡＤ０か
らＦＣＡＤ５に順次シフトされる。第４マルチプレクサ
６３により、第３マルチプレクサ６１、レジスタＦＣＡ
Ｄ０〜ＦＣＡＤ５の出力のいずれかが選択されることに
より、図１７に示すようにタイミング８からタイミング
３６において、行アドレスＲＡＳまたは列アドレスＣＰ
０〜ＣＰ５がアドレス出力バッファ６５に出力される。
同時に、アドレスバス６９に、図２０に示すように行ア
ドレスＲＡＳ、列アドレスＣＰ０〜ＣＰ５が順次出力さ
れる。

【００５４】このとき、コントローラ３９によりタイミ
ング９からタイミング２２において図２０に示すように
／ＲＡＳ信号および／ＣＡＳ信号がアクティブにされる
ことにより、アドレスバス６９に出力されたアドレスに
対応するフレームバッファ１７に格納されている色デー
タＲ０〜Ｒ５が順次読み出され、図１８に示すように色
演算に用いられるためにレジスタＲＰ＊に格納される。

【００５５】一方、色データバッファＰＤ０＊〜ＰＤ５
＊においては、図１８に示すように色データＰ０〜Ｐ５
が０段目から５段目までの格納されており、５段目の色
データバッファから０段目の色データバッファへデータ
が順次シフトされる。すなわち、０段目の色データバッ
ファには色データＰ０〜Ｐ５が順次格納される。この色
データバッファＰＤ０＊の値と、ＲＰ＊に格納された値
とが色演算回路にて色演算される。アクセスタイプがタ
イプ１のとき、第１マルチプレクサ４５は色演算回路４
１からの出力が選択されており、色演算の結果が第１マ
ルチプレクサ４５から出力される。

【００５６】その後、図１８に示すようにレジスタＲＰ
＊の値Ｒ０〜Ｒ５と色データバッファＰＤ０＊の値Ｐ０
〜Ｐ５とが順次、色演算回路４１で色演算され、その色
演算結果Ｐ０'〜Ｐ５'が第１マルチプレクサ４５に出力
される。さらに、図１９に示すように色演算結果Ｐ０'
〜Ｐ５'は第１マルチプレクサ４５を介してレジスタＦ
ＤＯ０〜ＦＤＯ４に順次格納される。第２マルチプレク
サ４７によりレジスタＦＤＯ０〜ＦＤＯ４のいずれかの
出力が選択されることにより、図１９、図２０に示すよ
うにデータ出力バッファ４９を介してデータがデータバ
ス１９に出力される。また、このとき、第４マルチプレ
クサ６３によりレジスタＦＣＡＤ０〜ＦＣＡＤ５のいず
れかの出力が選択されることにより、図１７に示すよう
にアドレス出力バッファ６５にアドレスが出力される。
コントローラ３９により図２０に示すようにタイミング
２４からタイミング３７において、／ＷＥ線、／ＲＡＳ
線および／ＣＡＳ線が制御されることによりフレームバ
ッファ１７への色データの書き込みが可能となる。以下
に、アクセスタイプがタイプ１の場合の／ＣＡＳ線の制
御手順について説明する。

【００５７】アクセスタイプがタイプ１の場合、まず、
コントローラ３９中の読み出し／書き込み制御部８５
は、前のページモードで処理されたデータのアクセスタ
イプを判断する。すなわち、同じドットに対するＺ値が
どのように処理されたかを判断する。読み出し／書き込
み制御部８５は、前のアクセスタイプがタイプ０（Ｚバ
ッファ法）であれば、ポリゴンフラグＰＦ０＊〜ＰＦ５
＊およびＺ値比較結果の値を参照して、前述のタイプ０
の場合と同様にして／ＣＡＳ線２５を制御する。一方、
前のアクセスタイプがタイプ０でなければ、読み出し／
書き込み制御部８５は、ポリゴンフラグＰＦ０＊〜ＰＦ
５＊を参照し、そのデータがポリゴンデータであれば新
しい色データの書き込みを行う。そのデータがポリゴン
データでなければ書き込みは行わない。

【００５８】以上のようにして、本例においては、ペー
ジモードにおけるＣＡＳ回数が６回に、アクセスタイプ
がタイプ１に設定され、フレームバッファ１７へのデー
タの書き込みが行われる。

【００５９】＜２−３−３．動作例３＞本動作例におい
ては、０段目のピクセルバッファ３１にデータが格納さ
れた時点で、各段のピクセルバッファに格納されるデー
タに対する色データの行アドレス、Ｚ値の行アドレスお
よびポリゴンタイプフラグが示すデータのポリゴンの種
類が全て等しく、また、そのポリゴンのアルファブレン
ディングフラグが全てオフであるとする。

【００６０】本動作例においては動作例１と同様に、全
ての段のピクセルバッファ３１に格納された色データの
行アドレス、およびＺ値の行アドレスが同一で、かつ、
全ての段のレジスタに格納されたポリゴンタイプが全て
同一であるため、１つのページモードにおけるＣＡＳ回
数は６回に設定される。また、コントローラ３９によ
り、タイミング６でポリゴンデータのアルファブレンデ
ィングフラグが調べられ、アルファブレンディングフラ
グが全てオフであるため、アクセスタイプはタイプ２に
設定される。

【００６１】タイプ２においては、ピクセルバッファ３
１に格納されている色データをそのままフレームバッフ
ァ１７に書き込む。以下にこのときの動作を図２１〜図
２３のタイミングチャートを用いて説明する。

【００６２】図２１に示すように色アドレスバッファＰ
Ａ５〜ＰＡ０のそれぞれにアドレス値ＣＰ５〜ＣＰ０が
格納されると、色アドレスバッファＰＡ５からＰＡ０に
順次アドレスがシフトされる。タイプ２では、第３マル
チプレクサ６１により色アドレスバッファＰＡ０からの
出力が選択される。このため、アドレスは第３マルチプ
レクサ６１を介してレジスタＦＣＡＤ０からＦＣＡＤ５
に順次シフトされる。第４マルチプレクサ６３により、
レジスタＦＣＡＤ０〜ＦＣＡＤ５のいずれかが選択され
ることにより、図２１に示すように出力が順次変化す
る。このときアドレス出力バッファ６５には、図２１に
示すようにタイミング８からタイミング２２において、
行アドレスＲＡＳ、列アドレスＣＰ０〜ＣＰ５が順次出
力される。

【００６３】一方、色データバッファＰＤ０＊〜ＰＤ５
＊には、図２２に示すように色データＰ０〜Ｐ５が格納
されており、前述と同様に５段目の色データバッファＰ
Ｄ５＊から０段目の色データバッファＰＤ０＊へデータ
がシフトされる。

【００６４】アクセスタイプがタイプ２の場合、第１マ
ルチプレクサ４５は色演算回路４１からの出力を選択す
る。しかし、タイプ２の処理では色演算は行われないた
め、レジスタＰＤ０＊の出力がそのまま第１マルチプレ
クサ４５に出力される。前述のように第１マルチプレク
サ４５を介してレジスタＦＤＯ０〜ＦＤＯ４に値が順次
格納され、第２マルチプレクサによりレジスタＦＤＯ０
〜ＦＤＯ４のいずれかが選択されることにより、図２３
に示すように色データＰ０〜Ｐ５がデータ出力バッファ
４９を介してデータバス１９に出力される。コントロー
ラ３９によりタイミング９からタイミング２３において
／ＲＡＳ信号、／ＷＥ信号および／ＣＡＳ信号が図２３
に示すように制御されることにより、色データＰ０〜Ｐ
５がフレームバッファ１７に書き込まれる。

【００６５】このとき、アクセスタイプがタイプ１の場
合と同様にして、色データの書き込みの判断が行われ
る。すなわち、コントローラ３９により前のページモー
ドで処理されたデータのアクセスタイプを判断し、前の
アクセスタイプがタイプ０（Ｚバッファ法）であれば、
前述のタイプ０の場合と同様に、ポリゴンフラグおよび
Ｚ値比較結果の値を参照して／ＣＡＳ線を制御する。一
方、前のアクセスタイプがタイプ０（Ｚバッファ法）で
なければ、ポリゴンフラグＰＦ０＊〜ＰＦ５＊を参照
し、ポリゴンデータがあれば新しい色データの書き込み
を行う。

【００６６】以上のようにして、本例においては、ペー
ジモードにおけるＣＡＳ回数が６回に、アクセスタイプ
がタイプ２に設定され、フレームバッファ１７へのデー
タの書き込みが行われる。

【００６７】尚、上記動作例１〜３では、コントローラ
３９は、上記データ処理において、タイミング６のクロ
ックの立ち上がりエッジでアクセスタイプの判断を行
い、タイミング３９以降で０段目のバッファにポリゴン
が格納されたときのクロックの立ち上がりエッジで次の
アクセスタイプを決定する。

【００６８】＜２−３−４．動作例４＞本動作例におい
ては、０段目のピクセルバッファ３１にデータが格納さ
れた時点で、０段目のピクセルバッファ３１に格納され
た色データ行アドレスの値、Ｚ値の行アドレスの値また
はポリゴンタイプフラグのうち少なくとも１つが１段目
のそれらの値と異なるか、または、０段目のピクセルバ
ッファ３１にデータが格納されているにもかかわらず、
１段目のピクセルバッファ３１にデータが格納されてな
いとする。また、このときの０段目のピクセルバッファ
に格納されたポリゴンタイプフラグのＺバッファフラグ
はオンであるとする。

【００６９】上記のように、本動作例では、０段目のピ
クセルバッファと１段目のピクセルバファのそれぞれに
格納される色データ行アドレス、Ｚ値の行アドレスまた
はポリゴンタイプフラグが全ては等しくならないため、
ページモードにおけるＣＡＳ回数は１回に設定される。
また、Ｚバッファフラグが全てオンであるため、アクセ
スタイプはタイプ０に設定される。

【００７０】図２４は、このときのタイプ０のときのタ
イミングチャートを示す。この図において、０段目のピ
クセルバッファ３１にデータが格納されると、Ｚ値アド
レスの値ＣＺ０が第３マルチプレクサ６１、レジスタＦ
ＣＡＤ０、第４マルチプレクサ６３を介してアドレス出
力バッファ６５に出力される。タイミング１２で／ＣＡ
Ｓ線がアクティブにされると、このアドレスに基づきフ
レームバッファ１７からＺ値が読み出され、この読み出
されたデータがタイミング１４でＺ値レジスタＲＺ＊に
格納される。このＺ値レジスタＲＺ＊に格納された値Ｒ
０とＺ値バッファＺＤ０＊に格納された値Ｚ０とが比較
され、比較結果ＺＦ０がタイミング１６で比較結果レジ
スタＺ０＊に格納される。その後、第１マルチプレクサ
４５を介して、レジスタＦＤＯ０および第２マルチプレ
クサ４７にＺ値データＺ０が出力され、タイミング１７
でデータ出力バッファ４９にデータＺ０が出力される。
以上のようにして、タイミング１７でＺ値のデータＺ０
がデータバス１９に、そのアドレスＣＺ０がアドレスバ
ス６９にそれぞれ出力される。次に、Ｚ値の比較結果お
よびポリゴンフラグが参照され、動作例１と同様に／Ｃ
ＡＳ線２５がアクティブにされるか否かが判断される。
図２４においては、新しいデータが表示上手前にあると
し、フレームバッファ１７のデータを変更するため、タ
イミング１８で／ＣＡＳ線２５がアクティブにされてい
る。

【００７１】＜２−３−５．動作例５＞本動作例では、
動作例４において、ポリゴンデータのアルファブレンデ
ィングフラグが全てオンであること以外は同じ条件とす
る。このため、本動作例においては、動作例４と同様に
ページモードにおけるＣＡＳ回数は１回に設定される。
また、アルファブレンディングフラグがオンであるた
め、アクセスタイプはタイプ１に設定される。

【００７２】図２５において、０段目のピクセルバッフ
ァ３１にデータが格納されると、色データのアドレスの
値ＣＰ０が第３マルチプレクサ６１、レジスタＦＣＡＤ
０、第４マルチプレクサ６３を介してアドレス出力バッ
ファ６９に出力される。タイミング１２で／ＣＡＳ線２
５がアクティブにされると、このアドレスに基づきフレ
ームバッファ３１から色データが読み出され、タイミン
グ１４で色データレジスタＲＰ＊に読み出されたデータ
が格納される。この色データレジスタＲＰ＊に格納され
た値Ｒ０と色データバッファＰＤ０＊に格納された値Ｐ
０とが色演算される。第１マルチプレクサ４５を介し
て、レジスタＦＤＯ０および第２マルチプレクサ４７に
色演算の結果Ｐ０'が出力され、タイミング１７でデー
タ出力バッファ５３にデータＰ０'が出力される。以上
のようにして、タイミング１７でデータＰ０’がデータ
バス１９に、そのアドレスＣＰ０がアドレスバス６９に
それぞれ出力される。その後、動作例２と同様に、前回
のページモードで処理したときのアクセスタイプ、ポリ
ゴンの種類等が参照され、／ＣＡＳ線２５をアクティブ
にするか否かが判断され、フレームバッファ１７へのデ
ータの書き込みが行われる。

【００７３】＜２−３−６．動作例６＞本動作例では、
動作例４において、ポリゴンデータのアルファブレンデ
ィングフラグが全てオフであること以外は同じ条件とす
る。このため、本動作例においては、動作例４と同様に
ページモードにおけるＣＡＳ回数は１回に設定される。
また、アルファブレンディングフラグがオフであるた
め、アクセスタイプはタイプ２に設定される。

【００７４】図２６は、このときのタイプ２のときのタ
イミングチャートを示す。この図において、０段目のピ
クセルバッファ３１にデータが格納されると、色データ
のアドレスの値ＣＰ０が第３マルチプレクサ６１、レジ
スタＦＣＡＤ０、第４マルチプレクサ６３を介してアド
レス出力バッファ６５に出力される。また、色データバ
ッファＰＤ０＊に格納されたデータＰ０が第１マルチプ
レクサ４５、レジスタＦＤＯ０、第２マルチプレクサ４
７、データ出力バッファ４９に出力される。以上のよう
にして、データＰ０がデータバス１９に、そのアドレス
ＣＰ０がアドレスバス６９にそれぞれ出力される。その
後、動作例５と同様に、前回のページモードで処理した
ときのアクセスタイプ、ポリゴンの種類等が参照され、
前述のように／ＣＡＳ線２５をアクティブにするか否か
が判断され、フレームバッファ１７へのデータの書き込
みが行われる。

【００７５】このように、本実施形態の画像処理回路
は、ページモードにおけるＣＡＳ回数が１回のときも、
前述のＣＡＳ回数が６回の場合と同様に、フレームバッ
ファ１７に対するピクセルデータの処理が可能となる。
尚、図２３の場合において、コントローラ３９はタイミ
ング６のクロックの立ち上がりエッジでアクセスタイプ
の判断を行い、タイミング２５以降で０段目のバッファ
にポリゴンが格納されたときの立ち上がりエッジで次の
アクセスタイプを決定する。

【００７６】以上のようにして、本実施形態の画像処理
装置は複数のピクセルデータの行アドレスおよびポリゴ
ンの種類から、それらのデータが連続して処理できるか
否か判断し、連続して処理できるデータの数を決定し、
その数に基づいて、フレームバッファ１７へデータを書
き込むときのページモードにおける連続してアクティブ
にするＣＡＳの回数を制御する。これにより、データ内
容に応じてアクセス回数を設定でき、無駄なアクセスを
防止することができ、処理時間を短縮できる。また、本
画像処理装置において、処理するポリゴンデータの種類
に応じて、Ｚ値を比較する処理や色演算を行う処理等を
行うアクセスタイプをいくつか設定し、これらのアクセ
スタイプを組み合わせてポリゴンの処理を行うことによ
り、Ｚバッファ法やアルファブレンディング処理等を行
うことができる。

【００７７】

【発明の効果】本発明に係る画像処理装置によれば、ピ
クセルバッファ手段を構成する複数のピクセルバッファ
のそれぞれに格納されたピクセルデータに基づいて、連
続して処理できるピクセルデータの数を決定し、その数
に応じて、フレームバッファにデータを書き込むとき
に、ページモードにおいて同一行アドレス内で連続して
アクセスする回数を変化させるため、フレームバッファ
に対する無駄なアクセスを防止でき、処理効率を向上さ
せることができる。また、ポリゴンの処理のタイプであ
るアクセスタイプをいくつか設定し、ピクセルのポリゴ
ンの種類を示す情報に基づいて、これらのアクセスタイ
プを組み合わせてポリゴンを処理することにより、Ｚバ
ッファ法やアルファブレンディング処理等を行うことが
できる。

【図面の簡単な説明】

【図１】 本発明に係る画像処理装置の実施形態である
ピクセルバッファおよびＤＲＡＭインタフェースのブロ
ック図。

【図２】 フレームバッファの構成図。

【図３】 ピクセルデータの構成を示す図。

【図４】 ピクセルデータとドットの関係を説明する
図。

【図５】 ピクセルバッファ部の構成を示す図。

【図６】 ピクセルバッファ１段分の構成を示す図。

【図７】 ＤＲＡＭインタフェースにおけるデータ処理
部の構成を示す図。

【図８】 ＤＲＡＭインタフェースにおけるアドレス処
理部の構成を示す図。

【図９】 ＤＲＡＭインタフェースにおけるコントロー
ラの構成を示す図。

【図１０】 ポリゴンの種類とアクセスタイプとの関係
を示す図。

【図１１】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例１）。

【図１２】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例１）。

【図１３】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例１）。

【図１４】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例１）。

【図１５】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例１）。

【図１６】 ページモードにおいてＣＡＳ線をアクティ
ブにしない場合の制御を説明する図。

【図１７】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例２）。

【図１８】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例２）。

【図１９】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例２）。

【図２０】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例２）。

【図２１】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例３）。

【図２２】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例３）。

【図２３】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例３）。

【図２４】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例４）。

【図２５】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例５）。

【図２６】 ピクセルバッファおよびＤＲＡＭインタフ
ェースのタイミングチャート（動作例６）。

【図２７】 従来の画像処理装置のブロック図。

【図２８】 データバス幅と一度にアクセスできるドッ
トの数の関係を示す図。

【図２９】 ページモードを説明した図。

【図３０】 ポリゴンのドットの描画を説明した図。

【符号の説明】

１１…ピクセルバッファ部、 １３…ＤＤＡ、 １５…
ＤＲＡＭインタフェース、 １７…フレームバッファ、
１９…データバス、 ２１…ＤＲＡＭ、 ２５…／Ｃ
ＡＳ線、 ３１…ピクセルバッファ、３５…データ処理
部、３７…アドレス処理部、 ３９…コントローラ、
４１…色演算回路、 ４３…コンパレータ、 ４５…第
１マルチプレクサ、 ４７…第２マルチプレクサ、 ４
９…データ出力バッファ、 ５１，６７，７１…バッフ
ァ、 ５５…トライステートバッファ、 ６１…第３マ
ルチプレクサ、 ６３…第４マルチプレクサ、 ６５…
アドレス出力バッファ、 ６９…アドレスバス、 ７３
…制御線、 ８１…ＣＡＳ回数設定部、 ８３…アクセ
スタイプ判定部、 ８５…読み出し／書き込み制御部、
８７…マルチプレクサ制御部、 ８９…ラッチ信号制
御部、 ９１…画像処理装置（従来）、 ９３…フレー
ムバッファ（従来）、 ９５…内部ピクセル計算回路
（従来）、 ９７…ピクセルバッファ（従来）、 ９９
…ＤＲＡＭインタフェース（従来）、 １０１…データ
バス（従来）、 １０３…ポリゴン。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ページモードでアクセス可能なメモリで
   構成された、ピクセルデータを格納するフレームバッフ
   ァに対し、１回のアクセスで所定画素数分の前記ピクセ
   ルデータの読み出しまたは書き込みを行う画像処理装置
   において、 前記ピクセルデータを前記所定画素数だけ格納するバッ
   ファであるピクセルバッファが複数段直列に接続された
   ピクセルバッファ手段と、 前記ピクセルバッファの各段に格納された前記ピクセル
   データに基づいて、連続して処理するピクセルデータの
   数を決定し、決定されたピクセルデータの該数に応じ
   て、前記フレームバッファにデータを書き込むときに、
   前記ページモードにおいて同一行アドレス内で連続して
   アクセスする回数であるＣＡＳ回数を変化させるメモリ
   インタフェース手段とを備えたことを特徴とする画像処
   理装置。
2. 【請求項２】 請求項１に記載の画像処理装置におい
   て、 前記ピクセルデータが３次元画像のデータであるとき
   に、前記ピクセルデータは、色データと、奥行きを示す
   Ｚ値と、前記色データのアドレスと、前記Ｚ値のアドレ
   スと、前記ピクセルデータがポリゴンであるか否かを示
   す情報と、前記ピクセルデータのポリゴンの種類を示す
   情報とを含み、 前記メモリインタフェース手段は、初段のピクセルバッ
   ファに格納される前記ピクセルデータの行アドレスおよ
   び前記ピクセルのポリゴンの種類と、後段のピクセルバ
   ッファに格納される前記ピクセルデータの行アドレスお
   よび前記ピクセルのポリゴンの種類とを比較し、該値が
   等しくなるピクセルバッファが初段から連続する段数に
   基づいて、前記ＣＡＳ回数を決定することを特徴とする
   画像処理装置。
3. 【請求項３】 請求項２に記載の画像処理装置におい
   て、前記メモリインタフェース手段は、前記ピクセルの
   ポリゴンの種類を示す情報に基づき、データを処理する
   タイプであるアクセスタイプを決定し、該アクセスタイ
   プに基づいて、所定のポリゴンの処理を行うことを特徴
   とする画像処理装置。
4. 【請求項４】 請求項３に記載の画像処理装置におい
   て、前記アクセスタイプは、前記ピクセルバッファに格
   納されたピクセルデータのＺ値と、前記ピクセルデータ
   に対応する前記フレームバッファに格納されたＺ値とを
   比較し、前記奥行き方向において手前になる方のＺ値を
   新たにフレームバッファに書き込む第１アクセスタイプ
   を有することを特徴とする画像処理装置。
5. 【請求項５】 請求項３に記載の画像処理装置におい
   て、前記アクセスタイプは、前記ピクセルバッファに格
   納されたピクセルデータの色データと、前記ピクセルデ
   ータに対応する前記フレームバッファに格納された色デ
   ータとを色演算し、該色演算した結果の色データを新た
   にフレームバッファに書き込む第２アクセスタイプを有
   することを特徴とする画像処理装置。
6. 【請求項６】 請求項３に記載の画像処理装置におい
   て、前記アクセスタイプは、前記ピクセルバッファに格
   納されたピクセルデータの色データを前記フレームバッ
   ファに書き込む第３アクセスタイプを有することを特徴
   とする画像処理装置。