JPS62203249A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62203249A JPS62203249A JP4583286A JP4583286A JPS62203249A JP S62203249 A JPS62203249 A JP S62203249A JP 4583286 A JP4583286 A JP 4583286A JP 4583286 A JP4583286 A JP 4583286A JP S62203249 A JPS62203249 A JP S62203249A
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- JP
- Japan
- Prior art keywords
- data
- storage device
- control device
- bus
- time
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理システムにおいて、記憶装置が制御装置から伝
達された書込みデータを保持した後、直ちに応答信号を
制御装置に返送することにより、制御装置は記憶装置が
データの書込みを完了する迄待つこと無く、記憶装置以
外に対する処理を開始可能とする。
達された書込みデータを保持した後、直ちに応答信号を
制御装置に返送することにより、制御装置は記憶装置が
データの書込みを完了する迄待つこと無く、記憶装置以
外に対する処理を開始可能とする。
本発明は情報処理システムに用いられる記憶装置の改良
に関する。
に関する。
情報処理システムにおいては、制御装置が記憶装置或い
は周辺装置に対し、データを格納または抽出する際に、
記憶装置または周辺装置から格納または抽出動作の完了
を示す応答信号を返送する形式が採用されている。
は周辺装置に対し、データを格納または抽出する際に、
記憶装置または周辺装置から格納または抽出動作の完了
を示す応答信号を返送する形式が採用されている。
かかるデータの格納に要する時間を短縮することが、当
該情報処理システムの処理能力を向上する為に、強く要
望される。
該情報処理システムの処理能力を向上する為に、強く要
望される。
第４図はこの種の情報処理システムにおける従来ある記
憶装置の一例を示す図であり、第５図は第４図における
書込み過程の一例を示す図である。
憶装置の一例を示す図であり、第５図は第４図における
書込み過程の一例を示す図である。
第４図においては、制御装置１、記憶装置２および周辺
装置３が、バス４により接続されている。
装置３が、バス４により接続されている。
第４図および第５図において、記憶装置２にデータｄ１
の格納を行う制御装置１は、バス４を構成するデータバ
ス４１に格納すべきデータｄ１を、またアドレスバス４
２に書込みアドレスａｌを送出した後（時点ｔ１）、制
御バス４３に書込信号ｗ１を送出する（時点ｔ２）。
の格納を行う制御装置１は、バス４を構成するデータバ
ス４１に格納すべきデータｄ１を、またアドレスバス４
２に書込みアドレスａｌを送出した後（時点ｔ１）、制
御バス４３に書込信号ｗ１を送出する（時点ｔ２）。
データｄ１、アドレスａ１および書込信号ｗ１は、デー
タバス４１、アドレスバス４２および制御バス４３を経
由して、記憶装置２および周辺袋Ｗ３に伝達される。
タバス４１、アドレスバス４２および制御バス４３を経
由して、記憶装置２および周辺袋Ｗ３に伝達される。
記憶装置２においては、メモリ制御回路２２がアドレス
バス４２から到着するアドレスａ１を自装置宛と判定し
、制御バス４３から到着する書込信号ｗ１を受信すると
、データバッファ２１にデータバス４１から到着するデ
ータｄ１を蓄積させ、アドレスａ１および書込信号ｗ１
と共にメモリ２３に入力し、アドレスａ１にデータｄ１
を格納した後、制御バス４３を経由して制御装置１に応
答信号ｒｍを返送する（時点ｔ３）。
バス４２から到着するアドレスａ１を自装置宛と判定し
、制御バス４３から到着する書込信号ｗ１を受信すると
、データバッファ２１にデータバス４１から到着するデ
ータｄ１を蓄積させ、アドレスａ１および書込信号ｗ１
と共にメモリ２３に入力し、アドレスａ１にデータｄ１
を格納した後、制御バス４３を経由して制御装置１に応
答信号ｒｍを返送する（時点ｔ３）。
応答信号ｒｍを受信した制御装置ｌは、記憶装置２に対
するデータｄ１の格納完了を確認し、データｄｌアドレ
スａｌおよび書込信号Ｗ１の送出を停止する（時点ｔ４
）。
するデータｄ１の格納完了を確認し、データｄｌアドレ
スａｌおよび書込信号Ｗ１の送出を停止する（時点ｔ４
）。
記憶装置２においては、メモリ制御回路２２が書込信号
Ｗ１の停止を検出すると、応答信号ｒｍの送出を停止す
る（時点１５）。
Ｗ１の停止を検出すると、応答信号ｒｍの送出を停止す
る（時点１５）。
応答信号ｒｍの停止を検出した制御装置１は、記憶装置
２に対するデータｄ１の格納処理が完了したことを確認
する。
２に対するデータｄ１の格納処理が完了したことを確認
する。
続いて制御装置１が周辺装置３に対するデータｄ２の格
納を行う為に、データバス４１およびアドレスバス４２
にデータｄ２およびアドレスａ２を送出しく時点ｔ６）
、更に制御バス４３に書込信号ｗ２を送出すると（時点
ｔ７）、周辺装置３も記憶袋Ｍ２におけると同様の過程
によりデータｄ２の格納を実行した後、制御バス４３に
応答信号ｒｐを送出する（時点１８）。
納を行う為に、データバス４１およびアドレスバス４２
にデータｄ２およびアドレスａ２を送出しく時点ｔ６）
、更に制御バス４３に書込信号ｗ２を送出すると（時点
ｔ７）、周辺装置３も記憶袋Ｍ２におけると同様の過程
によりデータｄ２の格納を実行した後、制御バス４３に
応答信号ｒｐを送出する（時点１８）。
応答信号ｒｐを受信した制御袋Ｗ１がデータｄ２、アド
レスａ２および書込信号Ｗ２を送出停止しく時点ｔ９）
、周辺装置３が応答信号ｒｐを送出停止すると（時点ｔ
１０） 、周辺装置３に対するデータｄ２の格納処理
は完了する。
レスａ２および書込信号Ｗ２を送出停止しく時点ｔ９）
、周辺装置３が応答信号ｒｐを送出停止すると（時点ｔ
１０） 、周辺装置３に対するデータｄ２の格納処理
は完了する。
以上の説明から明らかな如く、従来ある記憶装置２にお
いては、制御装置１から受信したデータｄｌをメモリ２
３に格納し終わった後（時点ｔ３）、応答信号ｒｍを制
御装置１に返送し、制御袋Ｗ１は応答信号ｒｍを受信し
終わる迄（時点ｔ５）、次の処理に移行することが出来
なかった。
いては、制御装置１から受信したデータｄｌをメモリ２
３に格納し終わった後（時点ｔ３）、応答信号ｒｍを制
御装置１に返送し、制御袋Ｗ１は応答信号ｒｍを受信し
終わる迄（時点ｔ５）、次の処理に移行することが出来
なかった。
記憶装置２のデータ格納に要する時間は、制御装置１の
処理時間に比し温かに長い為、制御装置１の処理能力を
低下を来す恐れがあった。
処理時間に比し温かに長い為、制御装置１の処理能力を
低下を来す恐れがあった。
第１図は本発明の原理を示す図である。
第１図において、ｌおよび２は、本発明の対象となる情
報処理システムを構成する制御装置および記憶装置であ
る。
報処理システムを構成する制御装置および記憶装置であ
る。
記憶装置２には、本発明により保持手段１００と先行送
出手段２００とが設けられている。
出手段２００とが設けられている。
保持手段１００は、制御装置１から伝達されたデータｄ
を保持する。
を保持する。
先行送出手段２００は、保持手段１００がデータｄを保
持すると、メモリ２３にデータｄを格納・ し終わる
前に、直ちに応答信号ｒｍを制御装置１に返送する。
持すると、メモリ２３にデータｄを格納・ し終わる
前に、直ちに応答信号ｒｍを制御装置１に返送する。
記憶装置２から返送される応答信号ｒｍを受信すると、
制御装置１はデータｄの格納処理が完了したと判定し、
直ちに記憶装置２以外の装置に対する次の処理に移行す
る為、記憶装置２が長時間を掛けてメモリ２３にデータ
ｄを格納し終わる迄待つ必要が無くなり、当該情報処理
システムの処理能力が大幅に向上可能となる。
制御装置１はデータｄの格納処理が完了したと判定し、
直ちに記憶装置２以外の装置に対する次の処理に移行す
る為、記憶装置２が長時間を掛けてメモリ２３にデータ
ｄを格納し終わる迄待つ必要が無くなり、当該情報処理
システムの処理能力が大幅に向上可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による記憶装置を示す図であ
り、第３図は第２図における書込み過程の一例を示す図
である。なお、全図を通して同一符号は同一対象物を示
す。
り、第３図は第２図における書込み過程の一例を示す図
である。なお、全図を通して同一符号は同一対象物を示
す。
第２図においては、記憶袋ｆｌｊｌ Ｚ ａ内に、ラッ
チ回路２４が保持手段１００として設けられ、またメモ
リ制御回路２２ａ内に応答先行送出部２５が先行送出手
段２００として設けられている。
チ回路２４が保持手段１００として設けられ、またメモ
リ制御回路２２ａ内に応答先行送出部２５が先行送出手
段２００として設けられている。
第２図および第３図において、記憶装置２ａにデータｄ
１の格納を行う制御装置１は、前述と同様にデータバス
４１に格納すべきデータｄ１を、またアドレスバス４２
に書込みアドレスａ１を送出した後（時点ｔ１）、制御
バス４３に書込信号ｗ１を送出する（時点ｔ２）。
１の格納を行う制御装置１は、前述と同様にデータバス
４１に格納すべきデータｄ１を、またアドレスバス４２
に書込みアドレスａ１を送出した後（時点ｔ１）、制御
バス４３に書込信号ｗ１を送出する（時点ｔ２）。
記憶装置２ａにおいては、メモリ制御回路２２ａがアド
レスバス４２から到着するアドレスａ１を自装置宛と判
定し、制御バス４３から到着する書込信号Ｗ１を受信す
ると、データバス４１から到着するデータｄ１をデータ
バッファ２１を介してランチ回路２４に保持させた後、
応答先行送出部２５を起動する。
レスバス４２から到着するアドレスａ１を自装置宛と判
定し、制御バス４３から到着する書込信号Ｗ１を受信す
ると、データバス４１から到着するデータｄ１をデータ
バッファ２１を介してランチ回路２４に保持させた後、
応答先行送出部２５を起動する。
応答先行送出部２５は、直ちに応答信号ｒｍを制御バス
４３を経由して制御装置１に返送する（時点ｔ３°）。
４３を経由して制御装置１に返送する（時点ｔ３°）。
応答信号ｒｍを受信した制御装置１が、データｄ１、ア
ドレスａ１および書込信号Ｗ１の送出を停止しく時点ｔ
４°）、書込信号Ｗ１の停止を検出した記憶装置２のメ
モリ制御回路２２ａが応答信号「ｍの送出を停止すると
（時点ｔ５°）、制御装置１は記憶装置２ａに対するデ
ータｄ１の格納処理が完了したと判定する。
ドレスａ１および書込信号Ｗ１の送出を停止しく時点ｔ
４°）、書込信号Ｗ１の停止を検出した記憶装置２のメ
モリ制御回路２２ａが応答信号「ｍの送出を停止すると
（時点ｔ５°）、制御装置１は記憶装置２ａに対するデ
ータｄ１の格納処理が完了したと判定する。
続いて制御装置１が周辺装置３に対するデータｄ２の格
納を行う為に、データバス４１およびアドレスバス４２
にデータｄ２およびアドレスａ２を送出しく時点ｔ６）
、更に制御バス４３に書込信号Ｗ２を送出すると（時点
ｔ７）、前述と同様の過程で周辺装置３に対するデータ
ｄ２の格納が実行される（時点ｔ８乃至ｔ１０）。
納を行う為に、データバス４１およびアドレスバス４２
にデータｄ２およびアドレスａ２を送出しく時点ｔ６）
、更に制御バス４３に書込信号Ｗ２を送出すると（時点
ｔ７）、前述と同様の過程で周辺装置３に対するデータ
ｄ２の格納が実行される（時点ｔ８乃至ｔ１０）。
一方記憶装置２ａにおいては、メモリ制御回路２２ａが
ラッチ回路２４に保持されているデータｄ１を、アドレ
スａ１および書込信号Ｗ１と共にメモリ２３に入力し、
アドレスａ１にデータｄ１を格納させる。
ラッチ回路２４に保持されているデータｄ１を、アドレ
スａ１および書込信号Ｗ１と共にメモリ２３に入力し、
アドレスａ１にデータｄ１を格納させる。
以上の説明から明らかな如く、本実施例によれば、書込
信号Ｗ１を受信した記憶装置２ａは、データｄ１をラッ
チ回路２４に保持させると、メモＩＪ２３に対するデー
タｄｌの格納完了を待たずに、直ちに制御装置１に応答
信号ｒｍを返送する為、制御装置１は記憶装置２ａ以外
に対する処理を、長時間を要するメモリ２３に対する格
納を待つこと無く、直ちに開始可能となる。
信号Ｗ１を受信した記憶装置２ａは、データｄ１をラッ
チ回路２４に保持させると、メモＩＪ２３に対するデー
タｄｌの格納完了を待たずに、直ちに制御装置１に応答
信号ｒｍを返送する為、制御装置１は記憶装置２ａ以外
に対する処理を、長時間を要するメモリ２３に対する格
納を待つこと無く、直ちに開始可能となる。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば記憶装置２ａの構成は図示されるものに
限定されることは無（、他に幾多の変形が考慮されるが
、何れの場合にも本発明の効果は変わらない。
過ぎず、例えば記憶装置２ａの構成は図示されるものに
限定されることは無（、他に幾多の変形が考慮されるが
、何れの場合にも本発明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、記憶装置はデータを保持すると、格納完了を待たずに
直ちに制御装置に応答信号を返送する為、制御装置は記
憶装置以外に対する処理を、長時間を要するメモリに対
する格納を待つこと無く、直ちに開始可能となり、当該
情報処理システムの処理能力が大幅に向上する。
、記憶装置はデータを保持すると、格納完了を待たずに
直ちに制御装置に応答信号を返送する為、制御装置は記
憶装置以外に対する処理を、長時間を要するメモリに対
する格納を待つこと無く、直ちに開始可能となり、当該
情報処理システムの処理能力が大幅に向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による記憶装置を示す図、第３図は第２図における
書込み過程の一例を示す図、第４図は従来ある記憶装置
の一例を示す図、第５図は第４図における書込み過程の
一例を示す図である。 図において、１は制御装置、２および２ａは記憶装置、
３は周辺装置、４はバス、２１はデータバッファ、２２
および２２ａはメモリ制御回路、２３はメモリ、２４は
ランチ回路、２５は応答先行送出部、４１はデータバス
、４２はアドレスバス、４３は制御バス、１００は保持
手段、２００は先行送出手段、ａｌおよびａ２はアドレ
ス、ｄ、ｄｌおよびｄ２はデータ、ｒｍおよびｒｐは応
答信号、ｔｌ乃至１１０は時点、ＷｌおよびＷ２は爪沓
湖り居理の ９１ 口 ホ郁朝（プよ註惚殺１ 〉２ ■ Ｆ３ 口 抛火りる紗陰漱貴
施例による記憶装置を示す図、第３図は第２図における
書込み過程の一例を示す図、第４図は従来ある記憶装置
の一例を示す図、第５図は第４図における書込み過程の
一例を示す図である。 図において、１は制御装置、２および２ａは記憶装置、
３は周辺装置、４はバス、２１はデータバッファ、２２
および２２ａはメモリ制御回路、２３はメモリ、２４は
ランチ回路、２５は応答先行送出部、４１はデータバス
、４２はアドレスバス、４３は制御バス、１００は保持
手段、２００は先行送出手段、ａｌおよびａ２はアドレ
ス、ｄ、ｄｌおよびｄ２はデータ、ｒｍおよびｒｐは応
答信号、ｔｌ乃至１１０は時点、ＷｌおよびＷ２は爪沓
湖り居理の ９１ 口 ホ郁朝（プよ註惚殺１ 〉２ ■ Ｆ３ 口 抛火りる紗陰漱貴
Claims (1)
- 【特許請求の範囲】 制御装置（１）から伝達されたデータ（ｄ）を格納した
記憶装置（２ａ）が、制御装置（１）に対して応答信号
（ｒｍ）を返送する情報処理システムにおいて、 前記制御装置（１）から伝達されたデータ（ｄ）を保持
する保持手段（１００）と、 前記保持手段（１００）がデータ（ｄ）を保持すると、
直ちに前記応答信号（ｒｍ）を前記制御装置（１）に返
送する先行送出手段（２００）とを設けることを特徴と
する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4583286A JPS62203249A (ja) | 1986-03-03 | 1986-03-03 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4583286A JPS62203249A (ja) | 1986-03-03 | 1986-03-03 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62203249A true JPS62203249A (ja) | 1987-09-07 |
Family
ID=12730200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4583286A Pending JPS62203249A (ja) | 1986-03-03 | 1986-03-03 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219955A (ja) * | 1988-06-27 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | Ｄｍａ機能を有する計算機システム |
| JPH0498435A (ja) * | 1990-08-10 | 1992-03-31 | Toshiba Corp | 計算機システムの共有メモリ制御装置 |
| JPH06103151A (ja) * | 1992-06-26 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | パーソナルコンピュータ |
-
1986
- 1986-03-03 JP JP4583286A patent/JPS62203249A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219955A (ja) * | 1988-06-27 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | Ｄｍａ機能を有する計算機システム |
| JPH0498435A (ja) * | 1990-08-10 | 1992-03-31 | Toshiba Corp | 計算機システムの共有メモリ制御装置 |
| JPH06103151A (ja) * | 1992-06-26 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | パーソナルコンピュータ |
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