JPH06103172A - メモリに対する試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 不連続領域やアライアス領域を持つメモリの
試験を可能とする。 【構成】 論理アドレス空間１の全ブロックにブロック
番号を“０”から“Ｆ”まで順次書き込んでいく。これ
により、物理アドレス空間２の各ブロックには、結果と
して、メモリ実装された領域にのみ、ブロック番号
“８”〜“Ｃ”、“Ｆ”が書き込まれる。次に、アドレ
ス“８”を指定して所定のパターン、例えば全ビット
“１”等を書き込む。この結果、物理アドレス空間２の
アドレス“０”のブロックに全ビット“１”のデータが
書き込まれる。この後、アドレス“８”を指定して全ビ
ット“１”のデータが読み出されれば、メモリ試験の結
果が正常となる。同様に、アドレス“９”〜“Ｃ”、
“Ｆ”を指定して書き込みと読み出しを行ない、メモリ
実装されたすべてのブロックに対する試験を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複合端末におけるメモ
リに対する試験方法に関するものである。

【０００２】

【従来の技術】従来の各種ハードウェア装置のメモリの
良否（故障しているかどうか）を試験する方法は、図２
のテストプログラム（以下、ＴＰという）処理方式によ
って行なわれていた。図２は、従来のテストプログラム
の処理手順を説明するフローチャートである。従来のプ
ログラム処理方式は、連続したメモリ上のアドレスに対
してアドレスカウンタを持ち、メモリ上のデータの書き
込み／読み出し／照合を基本処理方式としてメモリの最
大容量まで試験するものである。

【０００３】即ち、連続した各メモリ領域ブロックの先
頭アドレスにそのブロック番号を書き込む。これによ
り、メモリの未実装領域を確認する（ステップＳ２
１）。次に、実装領域のブロックに対して書き込み／読
み出し／データ照合を行なう（ステップＳ２２）。つま
り、所定のパターン、例えば全ビット“１”のデータを
書き込み、これを読み出してデータ照合を行ない、書き
込んだデータが読み出されるか否かによりメモリチェッ
クを行なう。この処理をすべてのメモリ領域ブロックが
完了するまで行なう（ステップＳ２３）。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、アライアス領域を持つメモリについ
て次のような問題があった。図３は、アライアス領域の
説明図である。図示のハードウェア装置では、メモリの
アドレスが連続していない。例えば、アドレス“５”、
“６”は実装されておらず、この部分が不連続となって
いる。また、連続していない領域が複数パターン存在す
る場合もある。そして、ハードウェア装置を簡易化する
ためにメモリ上にアライアス領域が設けられている。ア
ライアス領域とは、メモリ上のアドレスに実際は実装さ
れていないが、その特定の領域に書き込み又は読み出し
を行なった場合に別の特定の領域に書き込み又は読み出
しが行なわれる領域をいう。従来のＴＰプログラム処理
方式では、このようなハードウェア装置に対して試験す
ることができなかった。

【０００５】即ち、（１）順次メモリをインクリメント
して試験するような場合、メモリが実装していないアド
レス“５”でエラーとなる。このため、その後の飛んだ
アドレス“７”でメモリが実装されていても、そこから
試験を再開することができない。また、（２）アドレス
“０”で書き込んだ内容がアライアスアドレス“８”で
書き込んだ内容により書き換えられてしまう。このた
め、例えば、アライアスを含んだアドレスのメモリにア
ドレス番号を書き込んでいく。そして、全アドレスに対
し、書き込み終了後、順次アドレスを読み出して、アド
レス番号と書き込まれた内容が一致しているかをチェッ
クするとする。この場合、アドレス“０”で読み出す内
容がアライアスのアドレス“８”で書き込んだ“８”に
書き換えられている。従って、アドレス番号が書き込ん
だはずの内容“０”と一致せず、エラーとなるため、試
験不能となる。本発明は、以上の点に着目してなされた
もので、アライアスメモリ仕様のハードウェア装置に対
してメモリ試験を行なうために、従来のＴＰの構成及び
処理方式を改善したメモリに対する試験方法を提供する
ことを目的とするものである。

【０００６】

【課題を解決するための手段】本発明のメモリに対する
試験方法は、メモリを複数のブロックに分割し、まず、
当該各ブロックをアクセスするアドレスに対応した番号
を各ブロックの先頭アドレスに順次書き込み、次に、各
アドレスを指定し、順次各ブロックの先頭アドレスのデ
ータを読み出し、当該読み出したデータが指定したアド
レスに対応した番号と等しいときは、当該アドレスを指
定し、ブロック全体に所定のパターンのデータを書き込
み、次に、当該アドレスを指定し、当該ブロック全体の
データを読み出し、当該読み出したデータが前記所定の
パターンのデータと等しいか否かを判定することにより
当該メモリの試験を行なうことを特徴とするものであ
る。

【０００７】

【作用】本発明のメモリに対する試験方法においては、
アクセスするアドレスと等しい番号を当該アドレスによ
り指定した領域に最小アドレス値、例えば“０”から最
大アドレス値まで順次書き込む。これにより、全アドレ
ス空間の領域に一意的なデータを書き込む。そして、逆
に“０”から最大アドレス値までのデータを順次読み出
す。この場合、途中に未実装の領域があれば、該当する
番号が読み出されない。また、多重の書き込みが行なわ
れていれば、最後に書き込まれた番号が読み出される。
従って、書き込んだ番号と読み出した番号が等しい領域
は、メモリが未実装でなく、アライアスにより書き換え
られてしまうこともない。このため、書き込んだ番号と
読み出した番号が等しい場合は、その番号と等しいアド
レスを指定して所定のパターンのデータを書き込む。そ
して、書き込んだアドレスからその所定のパターンのデ
ータが読み出されるかどうかをチェックすることによ
り、メモリに対する試験を行なう。

【０００８】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図４は、本発明の方法を実現するハードウ
ェア構成を示すブロック図である。図示のハードウェア
は、プロセッサ１と、ディスク装置２と、ディスプレイ
３と、キーボード４と、メモリ５とから成る。プロセッ
サ１は、中央処理装置であり、各種のプログラムの実行
機能を持つ。ディスク装置２は、磁気ディスク装置等か
ら成り、プログラム／データ等の外部記憶機能を持つ。
ディスプレイ３は、プログラムの実行処理をオペレータ
に対し表示する機能を持つ。キーボード４は、オペレー
タによるデータの入力機能を持つ。メモリ５は、ランダ
ム・アクセス・メモリから成り、主記憶機能を持つ。

【０００９】図５は、図４のメモリを試験するためのテ
ストプログラム（ＴＰ）の構成図である。ＴＰ専用モニ
タ２１は、図４に示すハードウェア装置で起動されるプ
ログラムである。このＴＰ専用モニタ２１は、タスクの
生成／管理／削除、ハードウェア資源管理、ファイル管
理（任意のファイルフォーマットの情報管理）の機能を
持つ。また、このＴＰ専用モニタ２１は、ファイルドラ
イバの機能を持つ。即ち、ハードウェアの外部記憶機能
を持つディスクからプログラムやデータ等を読み出し、
また、プログラムの実行により加工されたデータを書き
込む。更に、このＴＰ専用モニタ２１は、コマンドイン
タプリタの機能を持つ。即ち、各種コマンドの解析／実
行を行なう。また、コンソール管理の機能も持つ。即
ち、入力／出力データのチェックを行なう。更に、コン
ソールドライバの機能も持つ。即ち、キーボード／ディ
スプレイよりデータの入力／出力を行なう。また、プロ
グラム管理の機能も持つ。即ち、各プログラムタスクの
状態情報を管理する。更に、ＴＰ管理（ＴＰの実行／管
理を行なう）機能も持つ。メモリ試験プログラム２２
は、ハードウェア装置２０のメモリを試験するためのプ
ログラムである。

【００１０】図１は、本発明のメモリに対する試験方法
の一実施例の説明図である。図示のメモリは、論理アド
レス空間１と、物理アドレス空間２とから成る。論理ア
ドレス空間１は、最小アドレス“０”から最大アドレス
“Ｆ”までの連続したブロックから成る。図４のプロセ
ッサ１で実行される処理プログラムは、このアドレスに
よりメモリ５をアクセスする。物理アドレス空間２は、
半導体素子等から成る物理的なメモリである。図示の例
では、アドレス“５”及び“６”は実装されていない。
また、各アドレス“０”〜“７”は論理アドレス“０”
〜“７”に対応するとともに論理アドレス“８”〜
“Ｆ”とも対応しており、すべてのブロックがアライア
ス領域となっている。

【００１１】図６は、本発明のメモリ試験を行なうプロ
グラムの処理手順の概略を説明するフローチャートであ
る。本発明の実現手段としては、図４のハードウェア構
成において図１のメモリを試験するため、図５のメモリ
試験プログラムがＴＰ専用モニタ上で動作する。そし
て、図６の概略フローチャートに従い、メモリ試験プロ
グラムがハードウェア装置の持つメモリを試験するもの
である。まず、各メモリ領域ブロックの先頭アドレスに
そのブロック番号を書き込む（図６ステップＳ１）。こ
の場合、図１に示すように、領域“５”及び“６”のメ
モリ実装がされていない部分に対してもエラーを発生す
ることなく、命令の遂行がなされる。そして、最終的に
は、“０”ブロックから“Ｆ”ブロックのアライアスア
ドレスを含むすべての先頭アドレスに書き込みが行なわ
れる。

【００１２】アライアスを含んだアドレスをアクセス
し、順次実際のアドレスに記録された内容を読み出す。
このときに、順次書き込む際に発生させた対応するデー
タと比較し、照合する（ステップＳ２）。未実装領域に
対し、未実装領域のメモリブロック“５”及び“６”か
らは、未実装領域として固定されたデータ値（例、ＦＦ
ＦＦ）又は不定のデータが読み出され、書き込みデータ
と一致しない。アライアス領域に対し、例えば、メモリ
ブロック“０”の先頭アドレスを読み出すと、アライア
スブロック“８”で書き込まれた書き込みデータ“８”
が読み出され、メモリブロック“０”の書き込みデータ
“０”と一致しない。

【００１３】上記のいずれにおいても、読み出しデータ
と書き込みデータが一致しないので、そのブロック内の
各メモリに対するメモリテストは行なわない。一致した
場合は、メモリテストを行なう。即ち、各ブロック内の
メモリテストは、すべてのメモリに“１”を書き込み、
その後、読み出して“１”のデータであるかどうかのチ
ェックを行なう（ステップＳ３）。他に、“０”を書き
込み、“０”を読み出す。あるいはチェッカーフラグ型
“０１０１”にデータを書き込み、読み出す等の方法を
用いることもできる。これらの処理を、“Ｆ”のブロッ
クまで繰り返し、すべてのブロックのテストが終れば、
処理を終了する（ステップＳ４）。

【００１４】

【発明の効果】以上説明したように、本発明のメモリに
対する試験方法によれば、まず、ブロック番号を順次書
き込んでいって書き込んだ番号と同じ番号が読み出され
たブロックについてメモリ試験を行なうようにしたの
で、従来のＴＰプログラム処理方式では、試験すること
ができなかったメモリ仕様であるアライアスを用いたメ
モリに対して試験を行なうことが可能となる。即ち、メ
モリはブロック毎に実装、未実装が構成されているの
で、本発明のように、まず、ブロック毎に実装、未実装
をチェックしていくことで、ブロック毎にメモリの抜け
があっても、検査が可能となる。また、アクセスするア
ドレスを書き込む際、実アドレスあるいはアライアスア
ドレスのどちらかに書き込みデータが一致するので、ア
ライアスを含んだアドレスによりメモリをアクセスする
構成のシステムでも、メモリのテストが可能となる。

【図面の簡単な説明】

【図１】本発明のメモリに対する試験方法の一実施例の
説明図である。

【図２】従来のテストプログラムの処理手順を説明する
フローチャートである。

【図３】アライアス領域の説明図である。

【図４】本発明の方法を実現するハードウェアの構成図
である。

【図５】メモリ試験プログラムの構成図である。

【図６】本発明に係るテストプログラムの処理手順を説
明するフローチャートである。

【符号の説明】

１ 論理アドレス空間 ２ 物理アドレス空間

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリを複数のブロックに分割し、ま
   ず、当該各ブロックをアクセスするアドレスに対応した
   番号を各ブロックの先頭アドレスに順次書き込み、 次に、各アドレスを指定し、順次各ブロックの先頭アド
   レスのデータを読み出し、 当該読み出したデータが指定したアドレスに対応した番
   号と等しいときは、当該アドレスを指定し、ブロック全
   体に所定のパターンのデータを書き込み、 次に、当該アドレスを指定し、当該ブロック全体のデー
   タを読み出し、 当該読み出したデータが前記所定のパターンのデータと
   等しいか否かを判定することにより当該メモリの試験を
   行なうことを特徴とするメモリに対する試験方法。