JPH06103476B2 - シリアライズ命令制御装置 - Google Patents
シリアライズ命令制御装置Info
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- JPH06103476B2 JPH06103476B2 JP61133532A JP13353286A JPH06103476B2 JP H06103476 B2 JPH06103476 B2 JP H06103476B2 JP 61133532 A JP61133532 A JP 61133532A JP 13353286 A JP13353286 A JP 13353286A JP H06103476 B2 JPH06103476 B2 JP H06103476B2
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- serialization
- central processing
- instruction
- rqtr
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Description
【発明の詳細な説明】 〔概要〕 少なくとも、主記憶装置（MSU）と、キャッシュメモリ
を備えた複数個の中央処理装置（CPU）と、システム制
御装置（MCU）にバッファ無効化アドレスを一時的に保
持するタグメモリ（TAG2）を有するマルチプロセッサシ
ステムにおいて、シリアライズ処理の起動，及び他の中
央処理装置への伝播時に、該シリアライズ要求フラグ信
号に、該シリアライズ要求元を示す識別子（RQTR ID）
を付加する手段を設けることにより、先行するシリアラ
イズ要求を処理中に、他の処理装置からの後続するシリ
アライズ処理を継続して起動するようにしたものであ
る。
を備えた複数個の中央処理装置（CPU）と、システム制
御装置（MCU）にバッファ無効化アドレスを一時的に保
持するタグメモリ（TAG2）を有するマルチプロセッサシ
ステムにおいて、シリアライズ処理の起動，及び他の中
央処理装置への伝播時に、該シリアライズ要求フラグ信
号に、該シリアライズ要求元を示す識別子（RQTR ID）
を付加する手段を設けることにより、先行するシリアラ
イズ要求を処理中に、他の処理装置からの後続するシリ
アライズ処理を継続して起動するようにしたものであ
る。
本発明は、少なくとも、主記憶装置（MSU）と、キャッ
シュメモリを備えた複数個の中央処理装置（CPU）と、
システム制御装置（MCU）にバッファ無効化アドレスを
一時的に保持するタグメモリ（TAG2）を有するマルチプ
ロセッサシステムにおけるシリアライズ命令制御装置に
関する。
シュメモリを備えた複数個の中央処理装置（CPU）と、
システム制御装置（MCU）にバッファ無効化アドレスを
一時的に保持するタグメモリ（TAG2）を有するマルチプ
ロセッサシステムにおけるシリアライズ命令制御装置に
関する。
従来から、キャッシュメモリを備えたマルチプロセッサ
システムにおいては、各中央処理装置（CPU）が持って
いるキャッシュメモリの内容と、主記憶装置（MSU）と
の内容との一致性を図る為に、シリアライズ命令を備え
ている。
システムにおいては、各中央処理装置（CPU）が持って
いるキャッシュメモリの内容と、主記憶装置（MSU）と
の内容との一致性を図る為に、シリアライズ命令を備え
ている。
該シリアライズ命令は、各中央処理装置（CPU）におけ
るストアアクセスの逐次化を行う命令であって、プリシ
リアライズと，ポストシリアライズの２つのタイプがあ
る。
るストアアクセスの逐次化を行う命令であって、プリシ
リアライズと，ポストシリアライズの２つのタイプがあ
る。
プリシリアライズ命令は、該命令発行以前の該中央処理
装置（CPU）のストアアクセスを、ポストシリアライズ
命令は、該命令発行と同時に起動されるストアアクセス
を含めた該命令発行以前の該中央処理装置（CPU）のス
トアアクセスを中断させて、システム内の他の中央処理
装置（CPU）におけるキャッシュメモリの無効化処理を
終了させる機能を有する。
装置（CPU）のストアアクセスを、ポストシリアライズ
命令は、該命令発行と同時に起動されるストアアクセス
を含めた該命令発行以前の該中央処理装置（CPU）のス
トアアクセスを中断させて、システム内の他の中央処理
装置（CPU）におけるキャッシュメモリの無効化処理を
終了させる機能を有する。
一方、中央処理装置（CPU）は、処理の高速化を目的と
して、タグ（TAG1）部と，データ部とから構成されるキ
ャッシュメモリを内蔵し、該中央処理装置（CPU）以外
の処理装置が、主記憶装置（MSU）の内容を書き替えた
際に、書き替えられる以前の古いデータが、該キャッシ
ュメモリ上に存在するか否かを調べ、存在していれば該
キャッシュメモリ上の当該部分を無効化することを行
う。
して、タグ（TAG1）部と，データ部とから構成されるキ
ャッシュメモリを内蔵し、該中央処理装置（CPU）以外
の処理装置が、主記憶装置（MSU）の内容を書き替えた
際に、書き替えられる以前の古いデータが、該キャッシ
ュメモリ上に存在するか否かを調べ、存在していれば該
キャッシュメモリ上の当該部分を無効化することを行
う。
これをバッファインバリデイーション（BI）処理と呼
び、そのアドレスをBIアドレスと呼ぶが、通常該BIアド
レスはBIスタックメモリに、一時的に保持され、即座に
処理されるわけではない。
び、そのアドレスをBIアドレスと呼ぶが、通常該BIアド
レスはBIスタックメモリに、一時的に保持され、即座に
処理されるわけではない。
上記シリアライズ命令は、このBIアドレスをシステム内
の他の全ての処理装置に伝播させ、これを受け取った処
理装置に対して、一時的に他の処理を中断させ、代わり
に、該BIスタック内に、未処理でいるBIアドレスのBI処
理を行わせ、該処理装置のキャッシュメモリの内容を、
主記憶装置（MSU）の内容と一致させるように機能す
る。
の他の全ての処理装置に伝播させ、これを受け取った処
理装置に対して、一時的に他の処理を中断させ、代わり
に、該BIスタック内に、未処理でいるBIアドレスのBI処
理を行わせ、該処理装置のキャッシュメモリの内容を、
主記憶装置（MSU）の内容と一致させるように機能す
る。
該シリアライズ命令を発行した中央処理装置（CPU）に
おいては、システム内の他の全ての処理装置に、該命令
が伝わったことが確認されてから、後続の処理（ストア
アクセス）が再開される。
おいては、システム内の他の全ての処理装置に、該命令
が伝わったことが確認されてから、後続の処理（ストア
アクセス）が再開される。
このようなシリアライズ制御方式においては、上記のよ
うに、シリアライズ命令の発行シリアライズ処理（BI
処理）要求の他の処理装置への伝播後続のストアアク
セスの再開と云った処理になる為、マルチプロセッサシ
ステムでは、複数個の中央処理装置（CPU）からのシリ
アライズ要求に対して、オーバラップ処理を許容した効
率の良いシリアライズ命令制御装置が必要とされる。
うに、シリアライズ命令の発行シリアライズ処理（BI
処理）要求の他の処理装置への伝播後続のストアアク
セスの再開と云った処理になる為、マルチプロセッサシ
ステムでは、複数個の中央処理装置（CPU）からのシリ
アライズ要求に対して、オーバラップ処理を許容した効
率の良いシリアライズ命令制御装置が必要とされる。
第３図は、従来のマルチプロセッサシステムの構成例を
示した図であり、第４図は改良されたマルチプロセッサ
システムの構成例を示した図である。
示した図であり、第４図は改良されたマルチプロセッサ
システムの構成例を示した図である。
先ず、第３図のマルチプロセッサシステムにおいては、
それぞれの中央処理装置（以下、CPUと云う）３自身
が、主記憶装置（以下、MSUと云う）１に対するアドレ
スを意識し、アクセスしたいMSU1に接続されているシス
テム制御装置（以下、MCUと云う）２に対して、当該ア
クセスを発行する方式をとっている。
それぞれの中央処理装置（以下、CPUと云う）３自身
が、主記憶装置（以下、MSUと云う）１に対するアドレ
スを意識し、アクセスしたいMSU1に接続されているシス
テム制御装置（以下、MCUと云う）２に対して、当該ア
クセスを発行する方式をとっている。
この方式では、あるCPU3が発行したストアアクセスのア
ドレスは、該ストアアクセスを受信したMCU0,又はMCU1
（２）より、他の全てのCPU3に通知される。各CPU3は、
このストアアドレスを自内に設けられているBIスタック
（図示せず）に保持し、順次BI処理を実行する。
ドレスは、該ストアアクセスを受信したMCU0,又はMCU1
（２）より、他の全てのCPU3に通知される。各CPU3は、
このストアアドレスを自内に設けられているBIスタック
（図示せず）に保持し、順次BI処理を実行する。
このような構成のマルチプロセッサシステムにおいて
は、 MCU0,又はMCU1（２）と、システム内の全てのCPUとの
間のインターフェース線が増加する問題があった。特
に、処理すべきデータ長が長い場合には、増加するハー
ドウェア量が無視し得なくなると云う問題があった。
は、 MCU0,又はMCU1（２）と、システム内の全てのCPUとの
間のインターフェース線が増加する問題があった。特
に、処理すべきデータ長が長い場合には、増加するハー
ドウェア量が無視し得なくなると云う問題があった。
又、１つのCPU3（例えば、CPU0）に対して、複数個の
CPU3（例えば、CPU1,2,3…）からのBIアドレスが送られ
てくることがあり、CPU0（３）におけるBI処理が輻輳す
ることがあり、各CPU3での処理能力を低下させる問題が
あった。
CPU3（例えば、CPU1,2,3…）からのBIアドレスが送られ
てくることがあり、CPU0（３）におけるBI処理が輻輳す
ることがあり、各CPU3での処理能力を低下させる問題が
あった。
そこで、これらの問題を改善するマルチプロセッサシス
テムとして、第４図に示したシステムが考えられた。
テムとして、第４図に示したシステムが考えられた。
該改良されたマルチプロセッサシステムにおいては、MS
Uアクセス要求を受理したMCU0,又はMCU1（２）がMCU間
インターフェースを通じて、該当MSU0,1,2,…（１）に
アクセス要求を発行する。
Uアクセス要求を受理したMCU0,又はMCU1（２）がMCU間
インターフェースを通じて、該当MSU0,1,2,…（１）に
アクセス要求を発行する。
この為、各MCU0,1（２）はアクセス元CPU3に対応して、
TAG2と呼ばれるアドレスを一時的に記憶する装置（タグ
メモリ）を持ち、それぞれのCPU3からのフェッチアドレ
スを記憶しておき、他のCPU3からのストアアクセスがあ
ると、該アクセスアドレスと比較して、一致を検出する
と、該一致アドレスを、前述のBIアドレスとして、自己
が担当しているCPU3に伝播させる。
TAG2と呼ばれるアドレスを一時的に記憶する装置（タグ
メモリ）を持ち、それぞれのCPU3からのフェッチアドレ
スを記憶しておき、他のCPU3からのストアアクセスがあ
ると、該アクセスアドレスと比較して、一致を検出する
と、該一致アドレスを、前述のBIアドレスとして、自己
が担当しているCPU3に伝播させる。
各CPU3は、このBIアドレスを自己のBIスタックに保持し
て、順次BI処理を実行し、キャッシュメモリ内の該当エ
ントリの無効化を行う。
て、順次BI処理を実行し、キャッシュメモリ内の該当エ
ントリの無効化を行う。
通常、該TAG2は、処理の高速化の為に、他段のレジスタ
や，アドレスを一時的に保持するキユーを持っている
が、本発明には直接関係していないので、ここではその
詳細は省略する。
や，アドレスを一時的に保持するキユーを持っている
が、本発明には直接関係していないので、ここではその
詳細は省略する。
この改良されたマルチプロセッサシステムにおいては、
１つのストアアドレスが、BIアドレスとしてシステム全
体に伝わる（つまり、TAG2を通じて、各CPU3のBIスタッ
クに登録される）迄には、ある程度の時間を必要とす
る。
１つのストアアドレスが、BIアドレスとしてシステム全
体に伝わる（つまり、TAG2を通じて、各CPU3のBIスタッ
クに登録される）迄には、ある程度の時間を必要とす
る。
従って、各CPU3が、シリアライズ命令を発行すると、上
記のように、１つのシリアライズ命令の終了に時間がか
かることから、互いにオーバラップ無しで、該シリアラ
イズ命令を処理することは、システム全体の性能を低下
させる問題があった。
記のように、１つのシリアライズ命令の終了に時間がか
かることから、互いにオーバラップ無しで、該シリアラ
イズ命令を処理することは、システム全体の性能を低下
させる問題があった。
一方、各CPU3からのシリアライズ命令を、互いにオーバ
ラップして処理すると、前述のTAG2において、複数個の
ストアアクセスのアドレスが一時的に保持されるので、
各シリアライズ命令の終了が保証されないと云う問題が
あった。具体的には、各CPUの発行したシリアライズ命
令と，上記BIアドレスとの対応がとれなくなると云う問
題があった。
ラップして処理すると、前述のTAG2において、複数個の
ストアアクセスのアドレスが一時的に保持されるので、
各シリアライズ命令の終了が保証されないと云う問題が
あった。具体的には、各CPUの発行したシリアライズ命
令と，上記BIアドレスとの対応がとれなくなると云う問
題があった。
本発明は上記従来の欠点に鑑み、シリアライズ命令の起
動，伝播時に、該シリアライズ命令の発行先を示す識別
子（RQTR ID）を付加して、各中央処理装置（CPU）から
のシリアライズ要求のオーバラップ処理を可能にし、あ
る処理装置の先行するシリアライズ要求の処理中であっ
ても、他の処理装置からの後続するシリアライズ要求を
継続して起動，処理することによって、処理速度の低下
を防ぐ方法を提供することを目的とするものである。
動，伝播時に、該シリアライズ命令の発行先を示す識別
子（RQTR ID）を付加して、各中央処理装置（CPU）から
のシリアライズ要求のオーバラップ処理を可能にし、あ
る処理装置の先行するシリアライズ要求の処理中であっ
ても、他の処理装置からの後続するシリアライズ要求を
継続して起動，処理することによって、処理速度の低下
を防ぐ方法を提供することを目的とするものである。
第１図は本発明のシリアライズ命令制御装置の原理ブロ
ック図である。
ック図である。
本発明においては、少なくとも、複数個の主記憶装置
と，キャッシュメモリを備えた複数個の中央処理装置
（CPU0,1,2,…）３と，システム制御装置（MCU0,1）２
からなり、上記システム制御装置２内にバッファ無効化
アドレスを一時的に保持するタグメモリ（TAG2）21を有
するマルチプロセッサシステムにおいて、 上記複数個の中央処理装置（CPU0,1,2,…）３からのシ
リアライズ要求を処理するのに、該シリアライズの起
動，伝播時に、他の中央処理装置３への該シリアライズ
要求フラグ信号に対して、該シリアライズの要求元を示
す識別子（RQTR ID）を付加し、各TAG2から、その担当
する中央処理装置３に、SERIALIZE OUT信号によってシ
リアライズ要求フラグを送出した時点において、各中央
処理装置（CPU0,1,2,3,…）３対応に設けられているシ
リアライズ制御回路22に、そのシリアライズ要求フラグ
信号，及び識別子（RQTR ID）を帰還する手段を設け、
該手段によって、ある中央処理装置３からのシリアライ
ズ処理中であっても、他の中央処理装置３からの後続す
るシリアライズ要求を継続して起動すると共に、各中央
処理装置（CPU0,1,2,…）３が発行したシリアライズ要
求の伝播終了を、それぞれのシリアライズ制御回路22で
認識して、新たなシリアライズ要求を受け付けるように
構成する。
と，キャッシュメモリを備えた複数個の中央処理装置
（CPU0,1,2,…）３と，システム制御装置（MCU0,1）２
からなり、上記システム制御装置２内にバッファ無効化
アドレスを一時的に保持するタグメモリ（TAG2）21を有
するマルチプロセッサシステムにおいて、 上記複数個の中央処理装置（CPU0,1,2,…）３からのシ
リアライズ要求を処理するのに、該シリアライズの起
動，伝播時に、他の中央処理装置３への該シリアライズ
要求フラグ信号に対して、該シリアライズの要求元を示
す識別子（RQTR ID）を付加し、各TAG2から、その担当
する中央処理装置３に、SERIALIZE OUT信号によってシ
リアライズ要求フラグを送出した時点において、各中央
処理装置（CPU0,1,2,3,…）３対応に設けられているシ
リアライズ制御回路22に、そのシリアライズ要求フラグ
信号，及び識別子（RQTR ID）を帰還する手段を設け、
該手段によって、ある中央処理装置３からのシリアライ
ズ処理中であっても、他の中央処理装置３からの後続す
るシリアライズ要求を継続して起動すると共に、各中央
処理装置（CPU0,1,2,…）３が発行したシリアライズ要
求の伝播終了を、それぞれのシリアライズ制御回路22で
認識して、新たなシリアライズ要求を受け付けるように
構成する。
即ち、本発明によれば、少なくとも、主記憶装置（MS
U）と、キャッシュメモリを備えた複数個の中央処理装
置（CPU）と、システム制御装置（MCU）にバッファ無効
化アドレスを一時的に保持するタグメモリ（TAG2）を有
するマルチプロセッサシステムにおいて、シリアライズ
処理の起動，及び他の処理装置への伝播時に、該シリア
ライズ要求フラグ信号に、該シリアライズ要求元を示す
識別子（RQTR ID）を付加する手段を設けることによ
り、先行するシリアライズ要求を処理中に、他の処理装
置からの後続するシリアライズ処理を継続して起動する
ようにしたものであるので、各処理装置間でオーバラッ
プしたシリアライズ処理が可能となり、シリアライズ命
令を高速に処理することができる効果がある。
U）と、キャッシュメモリを備えた複数個の中央処理装
置（CPU）と、システム制御装置（MCU）にバッファ無効
化アドレスを一時的に保持するタグメモリ（TAG2）を有
するマルチプロセッサシステムにおいて、シリアライズ
処理の起動，及び他の処理装置への伝播時に、該シリア
ライズ要求フラグ信号に、該シリアライズ要求元を示す
識別子（RQTR ID）を付加する手段を設けることによ
り、先行するシリアライズ要求を処理中に、他の処理装
置からの後続するシリアライズ処理を継続して起動する
ようにしたものであるので、各処理装置間でオーバラッ
プしたシリアライズ処理が可能となり、シリアライズ命
令を高速に処理することができる効果がある。
以下本発明の実施例を図面によって詳述する。第２図は
本発明のシリアライズ制御回路の一実施例を示した図で
あり、第１図のパイプラインで構成されているTAG2に投
入される識別子（RQTR ID），及び第２図における識別
子（RQTR ID）の帰還回路が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。
本発明のシリアライズ制御回路の一実施例を示した図で
あり、第１図のパイプラインで構成されているTAG2に投
入される識別子（RQTR ID），及び第２図における識別
子（RQTR ID）の帰還回路が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。
以下、第４図の改良されたマルチプロセッサシステムの
構成を参照しながら、第１図，第２図によって、本発明
のシリアライズ命令制御装置を説明する。
構成を参照しながら、第１図，第２図によって、本発明
のシリアライズ命令制御装置を説明する。
第４図で示したシステムにおいて、各MCU0,1（２）内に
は、シリアライズ命令の発行元装置対応に、第１図，第
２図のシリアライズ制御回路22が存在する。
は、シリアライズ命令の発行元装置対応に、第１図，第
２図のシリアライズ制御回路22が存在する。
ここで、▲▼等は、それぞ
れのMCU0、又はMCU1（２）にCPU0,1,2,…（３）が接続
されていないときに付勢され、対応するラッチハ〜ホを
強制的にリセットして、該ラッチに対するアクセスを抑
止するように機能する。
れのMCU0、又はMCU1（２）にCPU0,1,2,…（３）が接続
されていないときに付勢され、対応するラッチハ〜ホを
強制的にリセットして、該ラッチに対するアクセスを抑
止するように機能する。
先ず、例えば、CPU0（３）からのシリアライズ要求信号
が、CPU0（３）に対応するシリアライズ制御回路22で受
け付けられると、イ，及びロ〜ホのラッチがセットさ
れ、イのラッチ（CPU0-SERIALIZE）から優先順位回路23
を介して、ローカルパイプライン24に、該シリアライズ
要求が起動されたことを示すシリアライズ要求フラグ
と、例えば、該シリアライズ要求フラグ信号をエンコー
ドして生成したシリアライズ要求の発行元を示す識別子
（RQTR ID）が投入される。
が、CPU0（３）に対応するシリアライズ制御回路22で受
け付けられると、イ，及びロ〜ホのラッチがセットさ
れ、イのラッチ（CPU0-SERIALIZE）から優先順位回路23
を介して、ローカルパイプライン24に、該シリアライズ
要求が起動されたことを示すシリアライズ要求フラグ
と、例えば、該シリアライズ要求フラグ信号をエンコー
ドして生成したシリアライズ要求の発行元を示す識別子
（RQTR ID）が投入される。
勿論、上記識別子（RQTR ID）は、CPU0（３）がシリア
ライズ命令を発行する時点で、上記シリアライズ要求信
号の中に、最初から含ませるように構成しても良いこと
は云う迄もないことである。此の場合には、上記エンコ
ード機構は不要となる。
ライズ命令を発行する時点で、上記シリアライズ要求信
号の中に、最初から含ませるように構成しても良いこと
は云う迄もないことである。此の場合には、上記エンコ
ード機構は不要となる。
ロのラッチ（INH-STORE-BY-SERIA）は、該シリアライズ
要求元のCPU0（３）からのストアアクセスの起動を、該
シリアライズ期間中、上記優先順位回路23において抑止
するもので、該命令の終了迄、CPU0（３）のストアアク
セスは起動されない。
要求元のCPU0（３）からのストアアクセスの起動を、該
シリアライズ期間中、上記優先順位回路23において抑止
するもので、該命令の終了迄、CPU0（３）のストアアク
セスは起動されない。
リモートパイプライン25には、他系のMCU2からのインタ
ーフェース信号が投入されており、他系のMCU2に接続さ
れているCPU3が、上記シリアライズ命令を発行した事
を、このリモートパイプライン25内を伝播するシリアラ
イズ要求フラグ信号， と識別子（RQTR ID）とから知
ることができる。
ーフェース信号が投入されており、他系のMCU2に接続さ
れているCPU3が、上記シリアライズ命令を発行した事
を、このリモートパイプライン25内を伝播するシリアラ
イズ要求フラグ信号， と識別子（RQTR ID）とから知
ることができる。
各CPU0,1,2,…（３）に対応して設けられているTAG2 21
は、上記ローカル，リモートの両パイプライン24,25か
ら必要な制御信号，アドレス等を取り込み、各CPU3にBI
処理要求をBIアドレスとして伝播させる。
は、上記ローカル，リモートの両パイプライン24,25か
ら必要な制御信号，アドレス等を取り込み、各CPU3にBI
処理要求をBIアドレスとして伝播させる。
該TAG2 21に伝わったシリアライズ要求フラグ信号と，
識別子（RQTR ID）は、該TAG2 21内の図示していないキ
ユー等に投入され、TAG2 21の制御により、シリアライ
ズ信号（SERIALIZE-OUT）信号が、対応するCPU0,1,2,…
（３）に送出されるとき、同時に、第２図に詳細が示さ
れているシリアライズ制御回路22に、その識別子（RQTR
ID）と共に帰還される。
識別子（RQTR ID）は、該TAG2 21内の図示していないキ
ユー等に投入され、TAG2 21の制御により、シリアライ
ズ信号（SERIALIZE-OUT）信号が、対応するCPU0,1,2,…
（３）に送出されるとき、同時に、第２図に詳細が示さ
れているシリアライズ制御回路22に、その識別子（RQTR
ID）と共に帰還される。
該識別子（RQTR ID）は、例えば、前述のようにしてコ
ード化されているので、当該シリアライズ制御回路22に
おいてデコードされ、ハ〜ホの内、対応するラッチをリ
セットするように動作する。
ード化されているので、当該シリアライズ制御回路22に
おいてデコードされ、ハ〜ホの内、対応するラッチをリ
セットするように動作する。
例えば、CPU0（３）からのシリアライズ命令が、CPU0 T
AG2（21）以外の、例えば、CPU1 TAG2（21）に投入さ
れ、CPU1 TAG2（21）から、上記シリアライズ信号（CPU
1-TAG2-SERIALIZE-OUT）信号と，識別子（RQTR ID）（C
PU1-TAG2-RQTR-ID-CPU0）が、CPU0（３）に対応するシ
リアライズ制御回路22に戻ってきた場合には、図示の
‘P1'の条件により、ハのラッチがリセットされる。
AG2（21）以外の、例えば、CPU1 TAG2（21）に投入さ
れ、CPU1 TAG2（21）から、上記シリアライズ信号（CPU
1-TAG2-SERIALIZE-OUT）信号と，識別子（RQTR ID）（C
PU1-TAG2-RQTR-ID-CPU0）が、CPU0（３）に対応するシ
リアライズ制御回路22に戻ってきた場合には、図示の
‘P1'の条件により、ハのラッチがリセットされる。
このようにして、ハ〜ホ迄の全てのラッチがリセットさ
れると、次にロのラッチがリセットされ、当該シリアラ
イズ命令が終了したことになる。
れると、次にロのラッチがリセットされ、当該シリアラ
イズ命令が終了したことになる。
あるTAG2（21）が送出する上記シリアライズ信号（SERI
ALIZE-OUT）信号と，識別子（RQTR ID）は、システム内
の全てにシリアライズ制御回路22に帰還されるが、本発
明により付加された識別子（RQTR ID）は、シリアライ
ズ命令の発行元を示すコード情報であるので、該識別子
（RQTR ID）が示すアクセス元のCPU3に対応するシリア
ライズ制御回路22に存在する対応ラッチのみがリセット
されることになる。
ALIZE-OUT）信号と，識別子（RQTR ID）は、システム内
の全てにシリアライズ制御回路22に帰還されるが、本発
明により付加された識別子（RQTR ID）は、シリアライ
ズ命令の発行元を示すコード情報であるので、該識別子
（RQTR ID）が示すアクセス元のCPU3に対応するシリア
ライズ制御回路22に存在する対応ラッチのみがリセット
されることになる。
このようにして、先行するシリアライズ命令が処理中で
あっても、後続するシリアライズ命令を起動して、オー
バラップさせることができ、シリアライズ命令を高速に
処理することができる。
あっても、後続するシリアライズ命令を起動して、オー
バラップさせることができ、シリアライズ命令を高速に
処理することができる。
このように、本発明は、マルチプロセッサシステムにお
いて、MCU内に、各CPUに対応して、シリアライズ制御回
路，及びTAG2を設け、あるCPUからのシリアライズ要求
を、該CPUに対応したシリアライズ制御回路が受け付け
ると、自己に対応したTAG2以外の全てのTAG2を介して、
他のCPUに伝播させ、それぞれのCPUでのBI処理を行わせ
ると共に、上記他のTAG2からのシリアライズ信号（SERI
ALIZE-OUT）と，識別子（RQTR ID）を帰還させて、該全
ての他のTAG2からの帰還信号を受信した時点で、当該シ
リアライズ処理の終了と認識し、次のシリアライズ命令
を受け付けるようにして、複数個のCPUにおけるシリア
ライズ処理をオーバラップさせるようにした所に特徴が
ある。
いて、MCU内に、各CPUに対応して、シリアライズ制御回
路，及びTAG2を設け、あるCPUからのシリアライズ要求
を、該CPUに対応したシリアライズ制御回路が受け付け
ると、自己に対応したTAG2以外の全てのTAG2を介して、
他のCPUに伝播させ、それぞれのCPUでのBI処理を行わせ
ると共に、上記他のTAG2からのシリアライズ信号（SERI
ALIZE-OUT）と，識別子（RQTR ID）を帰還させて、該全
ての他のTAG2からの帰還信号を受信した時点で、当該シ
リアライズ処理の終了と認識し、次のシリアライズ命令
を受け付けるようにして、複数個のCPUにおけるシリア
ライズ処理をオーバラップさせるようにした所に特徴が
ある。
以上、詳細に説明したように、本発明のシリアライズ命
令制御装置は、少なくとも、主記憶装置（MSU）と、キ
ャッシュメモリを備えた複数個の中央処理装置（CPU）
と、システム制御装置（MCU）にバッファ無効化アドレ
スを一時的に保持するタグメモリ（TAG2）を有するマル
チプロセッサシステムにおいて、シリアライズ処理の起
動，及び他の処理装置への伝播時に、該シリアライズ要
求フラグ信号に、該シリアライズ要求元を示す識別子
（RQTR ID）を付加する手段を設けることにより、先行
するシリアライズ要求を処理中に、他の処理装置からの
後続するシリアライズ処理を継続して起動するようにし
たものであるので、各処理装置間でオーバラップしたシ
リアライズ処理が可能となり、シリアライズ命令を高速
に処理することができる効果がある。
令制御装置は、少なくとも、主記憶装置（MSU）と、キ
ャッシュメモリを備えた複数個の中央処理装置（CPU）
と、システム制御装置（MCU）にバッファ無効化アドレ
スを一時的に保持するタグメモリ（TAG2）を有するマル
チプロセッサシステムにおいて、シリアライズ処理の起
動，及び他の処理装置への伝播時に、該シリアライズ要
求フラグ信号に、該シリアライズ要求元を示す識別子
（RQTR ID）を付加する手段を設けることにより、先行
するシリアライズ要求を処理中に、他の処理装置からの
後続するシリアライズ処理を継続して起動するようにし
たものであるので、各処理装置間でオーバラップしたシ
リアライズ処理が可能となり、シリアライズ命令を高速
に処理することができる効果がある。
第１図は本発明のシリアライズ命令制御装置の原理ブロ
ック図， 第２図は本発明のシリアライズ制御回路の一実施例を示
した図， 第３図は従来のマルチプロセッサシステムの構成例を示
した図， 第４図は改良されたマルチプロセッサシステムの構成例
を示した図， である。 図面において、 １は主記憶装置（MSU0,1,2,…）， ２はシステム制御装置（MCU0,1）， ３は中央処理装置（CPU0,1,2,…）等， 21はタグメモリ（TAG2）， 22はシリアライズ制御回路， 23は優先順位回路， 24はローカルパイプライン， 25はリモートパイプライン， イ〜ホはラッチ， P1〜はラッチ ハ〜に対するリセット条件， をそれぞれ示す。
ック図， 第２図は本発明のシリアライズ制御回路の一実施例を示
した図， 第３図は従来のマルチプロセッサシステムの構成例を示
した図， 第４図は改良されたマルチプロセッサシステムの構成例
を示した図， である。 図面において、 １は主記憶装置（MSU0,1,2,…）， ２はシステム制御装置（MCU0,1）， ３は中央処理装置（CPU0,1,2,…）等， 21はタグメモリ（TAG2）， 22はシリアライズ制御回路， 23は優先順位回路， 24はローカルパイプライン， 25はリモートパイプライン， イ〜ホはラッチ， P1〜はラッチ ハ〜に対するリセット条件， をそれぞれ示す。
Claims (1)
- 【請求項１】少なくとも、複数個の主記憶装置（１）
と，キャッシュメモリを備えた複数個の中央処理装置
（３）と，主記憶アクセス制御を行うシステム制御装置
（２）からなり、上記システム制御装置（２）内にバッ
ファ無効化アドレスを一時的に保持するタグメモリ（TA
G2）を有するマルチプロセッサシステムにおいて、 上記複数個の中央処理装置（３）からのシリアライズ要
求フラグ信号を処理するのに、シリアライズ処理の起
動、及び他の中央処理装置（３）へのシリアライズ命令
を伝播する際、上記シリアライズ要求フラグ信号に対し
て、該シリアライズ処理の要求元を示す識別子（RQTR I
D）を付加する手段を設け、 該付加手段によって付加された該識別子（RQTR ID）に
より、或る中央処理装置（３）からのシリアライズ命令
の伝播先を認識することによって、他の中央処理装置
（３）からの後続するシリアライズ命令を継続して処理
することを特徴とするシリアライズ命令制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133532A JPH06103476B2 (ja) | 1986-06-09 | 1986-06-09 | シリアライズ命令制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133532A JPH06103476B2 (ja) | 1986-06-09 | 1986-06-09 | シリアライズ命令制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62288949A JPS62288949A (ja) | 1987-12-15 |
| JPH06103476B2 true JPH06103476B2 (ja) | 1994-12-14 |
Family
ID=15107002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133532A Expired - Lifetime JPH06103476B2 (ja) | 1986-06-09 | 1986-06-09 | シリアライズ命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103476B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0349123B1 (en) * | 1988-06-27 | 1995-09-20 | Digital Equipment Corporation | Multi-processor computer systems having shared memory and private cache memories |
| JPH0512117A (ja) * | 1991-07-04 | 1993-01-22 | Toshiba Corp | キヤツシユ一致化方式 |
| JP4631948B2 (ja) | 2008-08-13 | 2011-02-16 | 日本電気株式会社 | 情報処理装置及び順序保証方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5454944A (en) * | 1977-10-09 | 1979-05-01 | Nissan Motor Co Ltd | Outer panel joining and fixture therefore |
| JPS6012670B2 (ja) * | 1977-11-02 | 1985-04-02 | 富士通株式会社 | マルチｃｐｕシステムにおけるバツフア・インバリデ−ト方式 |
| JPS5733479A (en) * | 1980-07-31 | 1982-02-23 | Fujitsu Ltd | Buffer invalidation control system |
| JPS6162150A (ja) * | 1984-09-03 | 1986-03-31 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS6162510A (ja) * | 1984-09-04 | 1986-03-31 | Dainippon Ink & Chem Inc | 非造膜性樹脂エマルジヨンの製法及びその粉末化法 |
-
1986
- 1986-06-09 JP JP61133532A patent/JPH06103476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62288949A (ja) | 1987-12-15 |
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