JPH06103597B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、分圧回路を内蔵する半導体集積回路装置に
関するもので、例えば、ハーフプリチャージ方式のダイ
ナミック型RAM（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

〔背景技術〕

例えば、MOSFET（絶縁ゲート型電界効果トランジスタ）
に構成された分圧回路として、第４図に示すようにＰチ
ャンネルMOSFETQ60のＮチャンネルMOSFETQ61を抵抗手段
とを直列接続した回路が考えられる。この場合、両MOSF
ETQ60,Q61間に流れる貫通電流（直流電流）に対して出
力電流が常に小さくされてしまう。このため、出力電流
を比較的大きく設定しようとすると、上記貫通電流が極
めて大きくなって消費電力が増大してしまう。

ところで、ダイナミック型RAMにおける１ビットのメモ
リセルは、情報記憶キャパシタCsとアドレス選択用MOSF
ETQmとからなり、論理“1",“0"の情報はキャパシタCs
に電荷が有るか無いかの形で記憶される。情報の読み出
しは、MOSFETQmをオン状態にしてキャパシタCsを共通の
データ線Ｄにつなぎ、データ線Ｄの電位がキャパシタCs
に蓄積された電荷量に応じてどのような変化が起きるか
をセンスすることによって行われる。上記キャパシタCs
は、ゲート電極とチャンネル間を利用したMOS容量が利
用される。このため、上記ゲート電極には電源電圧が定
常的に供給されること又はイオン打ち込み法によってゲ
ート電極下の半導体表面にチャンネルが形成される。ま
た、上記メモリセルの読み出し基準電圧を形成する方式
として、データ線のハーフプリチャージ方式（又はダミ
ーセルレス方式）が公知である〔例えば、アイエスエス
シーシー84、ダイジェスト オブ テクニカル ペーバ
ージ（ISSCC84、DIGIST OF TECHNICAL PAPERS）誌第276
頁〜第277頁、日経マグロウヒル社1985年２月11日付
『日経エレクトロニクス』第243頁〜第263頁参照〕。こ
の場合、上記MOS容量のゲート電極に与えられる電圧と
して、電源電圧又は回路の接地電位とすると、電源電圧
の変動（バンプ）に対して、その読み出しレベルマージ
ンが悪化する。例えば、上記MOS容量のゲート電極に接
地電位が与えられる構成において、約4Vの電源電圧Vcc
のもとで書き込みが行われたメモリセルの記憶情報を、
約6Vのように高くされた電源電圧Vccのもとで読み出し
動作が行われる場合、上記電源電圧の変動に従ってハー
フプリチャージ電圧が約3Vのように高くされるので、メ
モリセルの書き込みハイレベル（4V）に対するレベルマ
ージンが悪化する。逆に、上記MOS容量のゲート電極に
回路の電源電圧が与えられる構成においては、ロウレベ
ル（回路の接地電位側）が約2Vのように上昇させられる
ので逆にロウレベル側のレベルマージンが悪化してしま
う。

そこで、本願発明者は、上記ハーフプリチャージ方式の
ダイナミック型RAMにおいて、上記MOS容量のゲート電圧
を約Vcc/2に設定することを考えた。しかしながら、上
記第４図に示したような分圧回路を用いたのではその消
費電力が増大してしまう。

〔発明の目的〕

この発明の１つの目的は、低消費電力化を実現した電圧
発生回路を備えた半導体集積回路装置を提供することに
ある。

この発明の他の目的は、低消費電力で動作マージンの向
上を図ったダイナミック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
分圧電圧をダイオード形態にされた第１及び第２導電型
のMOSFETを介してレベルシフトして、上記MOSFETのしき
い値電圧より絶対値的にそのしきい値電圧が大きく設定
され、対応するダイオード形態のMOSFETと同じ導電型と
されたソースフォロワ形態の出力MOSFETのゲートに供給
して、これらの出力MOSFETの共通化されたソースから分
圧電圧に応じた電圧を得るものである。

〔実施例１〕 第１図には、この発明をダイナミック型RAMに適用した
場合の一実施例の回路図が示されている。同図の各回路
素子は、公知のCMOS（相補型MOS）集積回路の製造技術
によって、１個の単結晶シリコンのような半導体基板状
において形成される。同図において、ソース・ドレイン
間に直線が付加されたMOSFETはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基体ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。基板バイアス電圧発生回路VBGは、半導体基板に供
給すべき負のバックバイアス電圧−Vbbを発生する。こ
れによって、ＮチャンネルMOSFETの基板ゲートにバック
バイアス電圧が加えられることにより、そのソース，ド
レインと基板間の寄生容量値が減少させられるため、回
路の高速動作化が図られる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルMOSFETのソース、ドレイン及びチャンネル形成領
域（ゲート形成領域）とされた表面部分以外には、公知
の選択酸化法によって形成された比較的厚い厚さのフィ
ールド絶縁膜が形成されている。キャパシタ形成領域
は、特に制限されないが、キャパシタ形成領域上には、
比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリ
シリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、特に制限されない
が、イオン打ち込み法によるＮ型領域（チャンネル領
域）が形成される。これによって、１層目ポリシリコン
層、薄い絶縁膜及びチャンネル領域からなるキャパシタ
が形成される。フィールド酸化膜上の１層目ポリシリコ
ン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線、２層目ポリシリコン層から構成される。

フィールド絶縁層、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ線は、特に制限されないが、この層間絶縁
膜上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ARYは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第１図には、その
一対の行が具体的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）D,
に、アドレス選択用MOSFETQmと情報記憶用キャパシタCs
とで構成された複数のメモリセルのそれぞれの入出力ノ
ードが同図に示すように所定の規則性をもって配分され
て結合されている。

プリチャージ回路PCは、代表として示されたMOSFETQ5の
ように、相補データ線D,間に設けられたスイッチMOSF
ETにより構成される。このMOSFETQ5は、そのゲートにチ
ップ選択状態に発生されるプリチャージ信号φpcが供給
されることによって、チップ非選択状態のときにオン状
態にされる。これにより、前の動作サイクルにおいて、
後述するセンスアンプSAの増幅動作による相補データ線
D,のハイレベルとロウレベルを短絡して、相補データ
線D,を約Vcc/2のプリチャージ電圧とする。なお、RAM
がチップ非選択状態にされ、上記プリチャージMOSFETQ5
等がオン状態にされる前に、上記センスアンプSAは非動
作状態にされる。これにより、上記相補データ線D,は
ハイインピーダンス状態でハイレベルとロウレベルを保
持するものとなっている。また、RAMが動作状態にされ
ると、センスアンプSAが動作状態にされる前に上記プリ
チャージMOSFETQ5等はオフ状態にされる。これにより、
相補データ線D,は、ハイインピーダンス状態で上記ハ
ーププリチャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線D,のハイレベルとロウレベルを単に短絡して形
成するものであるので、低消費電力化が図られる。ま
た、センスアンプSAの増幅動作において、上記プリチャ
ージレベルを中心として相補データ線D,がハイレベル
とロウレベルのようにコモンモードで変化するので、容
量カップリングにより発生するノズルレベルを低減でき
るものとなる。

センスアンプSAは、その単位回路USAが例示的に示され
ており、ＰチャンネルMOSFETQ7,Q9と、ＮチャンネルMOS
FETQ6,Q8とからなるCMOSラッチ回路で構成され、その一
対の入出力ノードが上記相補データ線D,に結合されて
いる。また、上記ラッチ回路には、特に制限されない
が、並列形態のＰチャンネルMOSFETQ12,Q13を通して電
源電圧Vccが供給され、並列形態のＮチャンネルMOSFETQ
10,Q11を通して回路の接地電圧Vssが供給される。これ
らのパワースイッチMOSFETQ10,Q11及びMOSFETQ12,Q13
は、同じメモリマット内の他の同様な行に設けられたラ
ッチ回路（単位回路）に対して共通に用いられる。言い
換えるならば、同じメモリマット内のラッチ回路におけ
るＰチャンネルMOSFETとＮチャンネルMOSFETとはそれぞ
れそのソースPS及びSNが共通接続される。

上記MOSFETQ10,Q12のゲートには、動作サイクルではセ
ンスアンプSAを活性化させる相補タイミングパルスφpa
1,pa1が印加され、MOSFETQ11,Q13のゲートには、上記
タイミングパルスφpa1,pa1より遅れた、相補タイミ
ングパルスφpa2,pa2が印加される。このようにする
ことによって、センスアンプSAの動作は２段階に分けら
れる。タイミングパルスφpa1,pa1が発生されたと
き、すなわち第１段階においては、比較的小さいコンダ
クタンスを持つMOSFETQ10及びQ12による電流制限作用に
よってメモリセルからの一対のデータ線間に与えられた
微小読み出し電圧は、不所望なレベル変動を受けること
なく増幅される。上記センスアンプSAでの増幅動作によ
って相補データ線電位の差が大きくされた後、タイミン
グパルスφpa2,pa2が発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つMOSFET
Q11,Q13がオン状態にされる。センスアンプSAの増幅動
作は、MOSFETQ11,Q13がオン状態にされることによって
速くされる。このように２段階に分けて、センスアンプ
SAの増幅動作を行わせることによって、相補データ線の
不所望なレベル変化を防止しつつデータの高速読み出し
を行うことができる。

ロウデコーダＲ−DCRは、特に限定されないが、２分割
されたロウデコーダＲ−DCR1とＲ−DCR2との組み合わせ
によって構成される。同図には、第２のロウデコーダＲ
−DCR2の１回路分（ワード線４本分）が代表として示さ
れている。図示の構成に従うと、アドレス信号２〜
ｍを受けるＮチャンネルMOSFETQ32〜Q34と、Ｐチャンネ
ルMOSFETQ35〜Q37とで構成されたCMOS回路によるNAND
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このNAND回路の出力は、CMOSインバータIV1で
反転され、カットMOSFETQ28〜Q31を通して、スイッチ回
路としての伝送ゲートMOSFETQ24〜Q27のゲートに伝えら
れる。

第１のロウデコーダＲ−DCR1は、その具体的回路を図示
しないが、２ビットの相補アドレス信号a0,０及びa1,
１で形成されたデコード信号によって選択される上記
同様な伝送ゲートMOSFETとカットMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φx00ないしφx11
を形成する。これらのワード線選択タイミング信号φx0
0〜φx11は、上記伝送ゲートMOSFETQ24〜Q27を介して各
ワード線に伝えられる。

特に制限されないが、タイミング信号φx00は、アドレ
ス信号０及び１がハイレベルにされているとき、タ
イミング信号φｘに同期してハイレベルにされる。同様
に、タイミング信号φx01、φx10及びφx11は、それぞ
れアドレス信号a0及び１、及び０及びa1、及びa0及
びa1がハイレベルにされているときタイミング信号φｘ
に同期してハイレベルにされる。

これによって、アドレス信号a1及び１は、複数のワー
ド線のうちのデータ線Ｄに結合されたメモリセルに対応
されたワード線群（W0、W1、以下、第１ワード線群と称
する）と、データ線Ｄに結合されたメモリセルに対応さ
れたワード線群（W2、W3、以下、第２ワード線群と称す
る）とを識別するための一種のワード線群選択信号とみ
なされる。

ロウデコーダＲ−DCR1とＲ−DCR2のようにロウデコーダ
を２分割することによって、ロウデコーダＲ−DCR2のピ
ッチ（間隔）とワード線のピッチとを合わせることがで
きる。その結果、無駄な空間が半導体基板上に生じな
い。各ワード線と接地電位との間には、MOSFETQ20〜Q23
が設けられ、そのゲートに上記NAND回路の出力が印加さ
れることによって、非選択時のワード線を接地電位に固
定させるものである。特に制限されないが、上記ワード
線には、その遠端側（デコーダ側と反対側の端）にリセ
ット用のMOSFETQ1〜Q4が設けられており、リセットパル
スφpwを受けてこれらのMOSFETQ1〜Q4がオン状態となる
ことによって、選択されたワード線がその両端から接地
レベルにリセットされる。

カラムスイッチＣ−SWは、代表として示されているMOSF
ETQ42,Q43のように、相補データ線D,と共通相補デー
タ線CD,▲▼を選択的に結合させる。これらのMOSFE
TQ42,Q43のゲートには、カラムデコーダＣ−DCRからの
選択信号が供給される。

ロウアドレスバッファＲ−ADBは、外部端子から供給さ
れたロウアドレスストローブ信号▲▼に基づいて
後述するタイミング発生回路TGにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号▲
▼に同期して外部端子から供給されたアドレス信号A0〜
Amを取り込み、それを保持するとともに内部相補アドレ
ス信号ａ０〜ａｍを形成して上記ロウアドレスデコーダ
Ｒ−CDR1及びＲ−DCR2に伝える。ここで、上記外部端子
から供給されたアドレス信号A0と同相の内部アドレス信
号a0と逆相の内部アドレス信号０とを合わせて相補ア
ドレス信号ａ０のように表している（以下、同じ）。ロ
ウアドレスデコーダＲ−DCR1とＲ−DC2は、上述のよう
に上記相補アドレス信号ａ０〜ａｍを解読した、ワード
線選択タイミング信号φｘに同期してワード線の選択動
作を行う。

一方、カラムアドレスバッファＣ−ADBは、外部端子か
ら供給されたカラムアドレスストローブ信号▲▼
に基づいて後述するタイミング発生回路TGにより形成さ
れたタイミング信号（図示せず）により動作状態にさ
れ、その動作状態において上記カラムアドレスストロー
ブ信号▲▼に同期して外部端子から供給されたア
ドレス信号A0〜Anを取り込み、それを保持するとともに
内部相補アドレス信号ａ０〜ａｍを形成してカラムアド
レスデコーダＣ−DCRに伝える。

カラムデコーダＣ−DCRは、データ線選択タイミング信
号φｙによってカラム選択タイミングが制御され、カラ
ムアドレスバッファＣ−ADBから供給される内部アドレ
ス信号a0〜anと逆相のアドレス信号０〜ｎからなる
相補アドレス信号ａ０〜ａｍを解読することによって上
記カラムスイッチＣ−SWに供給すべき選択信号を形成す
る。

なお、同図においては、ロウアドレスバッファＲ−ADB
とカラムアドレスバッファＣ−ADBを合わせてアドレス
バッファR,C−ADBのように表している。

上記共通相補データ線CD,▲▼間には、上記同様な
プリチャージ回路を構成するプリチャージMOSFETQ44が
設けられている。この共通相補データ線CD,▲▼に
は、上記単位のセンスアンプUSAと同様な回路構成のメ
インアンプMAの一対の入出力ノードが結合されている。
このメインアンプの出力信号は、データ出力バッファDO
Bを介して外部端子Doutへ送出される。読み出し動作な
らば、データ出力バッファDOBはそのタイミング信号r
wによって動作状態にされ、上記メインアンプMAの出力
信号を増幅して外部端子I/Oから送出する。なお、書込
み動作なら、上記タイミング信号φrwによってデータ出
力バッファDOBの出力はハイインピーダンス状態にされ
る。

上記共通相補データ線CD,▲▼は、データ入力バッ
ファDIBの出力端子が結合される。書込み動作ならば、
データ入力バッファDIBは、そのタイミング信号φrwに
よって動作状態にされ、外部端子Dinから供給された書
込み信号に従った相補書込み信号を上記共通相補データ
線CD,▲▼に伝えることにより、選択されたメモリ
セルへの書込みが行われる。なお、読み出し動作なら、
上記タイミング信号φrwによってデータ入力バッファDI
Bの出力はハイインピーダンス状態にされる。

上記のようにアドレス選択用MOSFETQmと情報記憶用キャ
パシタCsとからなるダイナミック型メモリセルへの書込
み動作において、情報記憶用キャパシタCsにフルライト
を行うため、言い換えるならば、アドレス選択用MOSFET
Qm等のしきい値電圧により情報記憶用キャパシタCsへの
書込みハイレベルのレベル損失が生じないようにするた
め、ワード線選択タイミング信号φｘによって起動され
るワード線ブートストラップ回路（図示せず）が設けら
れる。このワード線ブートストラップ回路は、ワード線
選択タイミング信号φｘとその遅延信号を用いて、ワー
ド線選択タイミング信号φｘのハイレベルを電源電圧Vc
c以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路TGにより形成される。タイミング発生回路TGは、上記
代表として示された主要なタイミング信号等を形成す
る。すなわち、このタイミング発生回路TGは、外部端子
から供給されたアドレスストローブ信号▲▼及び
▲▼と、ライトイネーブル信号▲▼とを受け
て、上記一連の各種タイミングパルスを形成する。

回路信号REFCで示されているのは、自動リフレッシュ回
路であり、リフレッシュアドレスカウンタ，タイマー等
を含んでいる。この自動リフレッシュ回路REFCは、特に
制限されないが、アドレストスローブ信号▲▼と
▲▼を受ける論理回路により、ロウアドレススト
ローブ信号▲▼がロウレベルにされる前にカラム
アドレスストローブ信号▲▼がロウレベルにされ
たとき、それをリフレッシュモードとして判定し、上記
ロウアドレスストローブ信号▲▼をクロックとす
るアドレスカウンタ回路により形成されたリフレッシュ
アドレス信号a0′〜am′を送出させる。このリフレッシ
ュアドレス信号a0′〜am′は、マルチプレクサ機能を持
つ上記ロウアドレスバッファＲ−ADBを介してロウアド
レスデコーダ回路Ｒ−DCR1及びＲ−DCR2に伝えられる。
このため、リフレッシュ制御回路REFCは、リフレッシュ
モードのとき、上記アドレスバッファＲ−ADBの切り換
えを行う制御信号を発生させる（図示せず）。これによ
って、リフレッシュアドレス信号a0′〜am′に対応され
た一本のワード線選択によるリフレッシュ動作が実行さ
れる（CASビフォワーRASリフレッシュ）。

この実施例では、電源変動に対応して変動する読み出し
基準電圧としてのハーフプリチャージ電圧とメモリセル
の保持電圧との相対的なレベルマージンを大きくするた
め、上記メモリセルを構成する情報記憶用キャパシタCs
ゲート（プレート）には、ハーフプリチャージ電圧とほ
ゞ同じVcc/2に設定かれたプレート電圧VGが供給され
る。このプレート電圧VGは、電圧発生回路VGGにより形
成される。

なお、ハーフプリチャージ方式では、フローティング状
態の相補データ線を端に短絡するものであるので、チッ
プ非選択期間が長くされると、相補データ線に結合され
るアドレス選択用MOSFETのドレインリーク電流等によっ
てレベル低下が生じてしまう。そこで、この実施例で
は、そのレベル補償のためにも上記電圧VGが利用され
る。すなわち、各単位回路USAにおける一方の共通ソー
ス線NSに、スイッチMOSFETQ50を介して上記電圧VGが供
給される。また、この共通ソース線NSと一方のデータ線
との間にスイッチMOSFETQ51が設けられる。これらの
スイッチMOSFETQ50,Q51は、そのゲートに上記プリチャ
ージ信号φpcが供給されることによって、プリチャージ
期間のみオン状態にされる。これにより、チップ非選択
期間（プリチャージ期間）において、上記電圧VGがスイ
ッチMOSFETQ50,Q51を介してデータ線に供給される。
このとき上記データ線は、プリチャージMOSFETQ5によ
り他方のデータ線Ｄに接続されているから、両データ線
D,のプリチャージ電圧のリーク電流によるレベル補償
を行うことができる。上記構成に代え、他方のデータ線
Ｄにも上記スイッチMOSFETQ51と同様なスイッチMOSFET
を設けることにより、相補データ線D,の双方に対して
レベル補償電圧VGをより均等に供給するものであっても
よい。なお、上記共通ソース線NSとPS間には、そのゲー
トに上記プリチャージ信号φpcが供給されたスイッチMO
SFETQ49が設けられ、相補データ線D,のプリチャージ
動作と同様に、プリチャージ期間においてセンスアンプ
SAの共通ソース線NSとPSをハーフプリチャージ電位にす
るものである。

第２図には、上記電圧発生回路VGGの一実施例の回路図
が示されている。

電源電圧Vccと分圧点（Vcc/2）との間には、Ｐチャンネ
ルMOSFET52にはそのドレインとゲートが共通接続された
ダイオード形態のＮチャンネルMOSFET53が直列接続され
る。上記分圧点（Vcc/2）と回路の接地電位Vssとの間に
は、そのゲートとドレインが共通接続されたダイオード
形態のＰチャンネルMOSFETQ54とＮチャンネルMOSFETQ55
とが直列接続される。上記ＰチャンネルMOSFETQ52とＮ
チャンネルMOSFETQ55のゲートは、特に制限されない
が、上記分圧点Vcc/2に接続されることにより、抵抗手
段として動作させられる。これらのMOSFETQ52及びQ55
は、このコンダクタンスが小さく設定されることによ
り、そこに流れる直流電流の電流値が小さく設定され
る。

上記ダイオード形態のＮチャンネルMOSFETQ53の共通化
されたゲート，ドレインは、Ｎチャンネル出力MOSFETQ5
6のゲートには供給される。上記ダイオード形態のＰチ
ャンネルMOSFETQ54の共通化されたゲート，ドレイン
は、Ｐチャンネル出力MOSFETQ57のゲートに供給され
る。これらの出力MOSFETQ56,57は、それぞれドレインが
電源電圧Vccと回路の接地電位に接続されるとともに、
そのソースが共通接続されて出力電圧VGを送出するもの
である。

上記両出力MOSFETQ56とQ57を通して直流（貫通）電流が
流れるのを防止するため、言い換えるならば、上記分圧
電圧Vcc/2により両MOSFETQ56,Q57が同時にオン状態にさ
れることがないようにするため、上記MOSFETQ53のしい
き値電圧Vthn1は、それに対応された出力MOSFETQ56のし
きい値電圧Vthn2より絶対値的に小さく設定され、上記M
OSFETQ54のしきい値電圧Vthp1は、それに対応された出
力MOSFETQ57のしきい値電圧Vthp2より絶対的に小さく設
定される。

これにより、例えば出力電圧VGがVcc/2のとき出力MOSFE
TQ56のソース電圧はVcc/2にされる。これに対して、そ
のゲート電圧は、上記Vcc/2の分圧電圧をダイオード形
態のMOSFETQ53のしきい値電圧より高くレベルシフトさ
れた電圧Vcc/2＋Vthn1にされる。このような状態では、
MOSFETQ56は、そのゲート，ソース間にそのしきい値電
圧Vthn2より小さな上記MOSFETQ53の上記しきい値電圧Vt
hn1分しか印加されないからオフ状態にされる。このこ
とは、Ｐチャンネル出力MOSFETQ57においても同様であ
る。これにより、両出力MOSFETQ56とQ57が共にオフ状態
にされるので、両MOSFETQ56,Q57を通して直流電流が流
れることはない。

電源電圧Vccの上昇によって、上記電圧VGが出力MOSFETQ
56のゲート電圧（Vcc/2＋Vthn1）に対して相対的に低下
させられ、その差電圧がVthn2より大きくされるとMOSFE
TQ56がオン状態にされ、出力電圧VGをVcc/2＋Vthn1−Vt
hn2まで上昇させる。このときに出力MOSFETQ57は、その
ゲート電圧（Vcc/2−Vthp1）の上昇に伴って、そのゲー
ト、ソース間がより深く逆バイアスされる結果、オフ状
態を維持する。

電源電圧Vccの低下によって、上記電圧VGが出力MOSFETQ
57のゲート電圧（Vcc/2−Vthp1）に対して相対的に高く
させられ、その差電圧がVthp2より大きくされるとMOSFE
TQ57がオン状態にされる。このMOSFETQ57のオン状態に
より、出力電圧VGをVcc/2−Vthp1＋Vthp2まで低下させ
る。このように電源電圧Vccが低下した場合には、Ｎチ
ャンネルMOSFETQ56は、そのゲート電圧（Vcc/2＋Vthp
1）の低下に伴って、そのゲート，ソース間がより深く
逆バイアスされる結果オフ状態を維持するものである。

なお、電源電圧Vccが一定の場合、リーク電流により電
圧VGの変動が生じると、上記分圧電圧Vcc/2を基準にし
て、その変動が上記対応するMOSFETQ53とQ56とのしきい
値電圧Vthn1とVthn2及びMOSFETQ54とQ57とのしきい値電
圧Vthp1とVthp2のそれぞれの差分を越えたとき、それぞ
れの出力MOSFETQ56又はQ57がオン状態になって、そのレ
ベル補償を行うものである。

上記両出力MOSFETQ56とQ57は、同時にオン状態にされる
ことがなく、その動作電流は全て出力電流とされる。し
たがって、出力MOSFETQ56とQ57のコンダクタンスを大き
く設定して大きな出力電流、言い換えるならば、出力イ
ンピーダンスを小さくすることができるものとなる。

〔実施例２〕 第３図には、この上記電圧発生回路VGGの他の一実施例
の回路図が示されている。

この実施例では、上記第２図に示したMOSFETQ52、Q55に
代え、抵抗素子R1、R2が利用される。これらの抵抗素子
R1とR2は、特に制限されないが、高抵抗値を持つポリシ
リコン層により形成される。この実施例では、分圧電圧
を形成するものであるので、個々のポリシリコン層の絶
対値的な抵抗値のプロセスバラツキに影響されない、そ
のパターン比に従った精度の高い分圧電圧（例えばVcc/
2）を形成することができるものである。

〔効 果〕

（１）ソースフォロワ形態のＮチャンネル出力MOSFETと
Ｐチャンネル出力MOSFETを直列接続して共通ソース点か
ら出力電圧を得るとともに、両出力MOSFETのゲートに、
それぞれの出力MOSFETのしきい値電圧より絶対値的に大
きくされたしきい値電圧を持つ同じ導電型のダイオード
形態のMOSFETにより共通の分圧電圧をレベルシフトして
供給することにより、上記両MOSFET間で直流電流が流れ
るのを防止することができる。これによって、出力MOSF
ETに流れる電流を全て出力電流として用いることができ
るから、低消費電力で大きな出力電流を持つ電圧発生回
路を得ることができるという効果が得られる。

（２）上記低消費電力の電圧発生回路が構成できること
によって、その低消費電力を損なうことなくハーフプリ
チャージ方式のダイナミック型RAMのメモリセルのプレ
ート電圧（MOS容量のゲート電圧）をハーフプリチャー
ジ電圧と等しくさせることができる。これにより、電源
電圧Vccの変動に対応して変化するハーフプリチャージ
電圧（読み出し基準電圧）に追随させて情報記憶用キャ
パシタの基準電圧を変化させることができる。これによ
り、電源変動による情報記憶キャパシタに保持された電
圧がハーフプリチャージ電圧に追随して変化するもので
あるので、そのレベルマージンを大きくできるという効
果が得られる。

（３）上記（２）より、ハーフプリチャージ方式のダイ
ナミック型RAMを採用するに当たって大きな障害とされ
る電源バンプに対する動作マージンの悪化という技術的
課題をいっきに解決できるから、その特長である低消費
電力、低ノイズを生かした大記憶容量のダイナミック型
RAMを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電圧発生回路
におけるダイオード形態のMOSFETとそれに対応した出力
MOSFETとのしきい値電圧を異ならせる方法は、MOSFETの
チャンネル長を異ならせるもの、ゲート絶縁膜の膜圧を
異ならせるもの等種々の実施形態を採ることができるも
のである。また、電圧発生回路により形成される出力電
圧は、その用途に応じて設定されるものである。

上記ダイナミック型RAMを構成する他の周辺回路の具体
的回路構成は、種々の実施形態を採ることができるもの
である。例えば、アドレス信号は、それぞれ独立した外
部端子から供給するものであってもよい。自動リフレッ
シュ回路は、特に必要とされるものではない。

〔利用分野〕

この発明は、ハーフプリチャージ方式のダイナミック型
RAMの他、電源電圧を分圧した出力電圧を形成する電圧
発生回路を含む各種半導体集積回路装置に広く利用でき
るものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示す回路図、 第２図は、その電圧発生回路の一実施例を示す回路図、 第３図は、上記電圧発生回路の他の一実施例を示す回路
図、 第４図は、この発明に先立って考えられる分圧回路の一
例を示す回路図である。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ、UAS……単位回路、Ｃ−SW……カラ
ムスイッチ、Ｒ−ADB……ロウアドレスバッファ、Ｃ−A
DB……カラムアドレスバッファ、Ｒ−DCR1,R−DCR2……
ロウアドレスデコーダ、Ｃ−DCR……カラムアドレスデ
コーダ、MA……メインアンプ、TG……タイミング発生回
路、REFC……自動リフレッシュ回路、DOB……データ出
力バッファ、DIB……データ入力バッファ、VBG……基板
バイアス発生回路、VGG……電圧発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の抵抗手段とダイオード形態にされた
   第１導電型の第１のMOSFET及びダイオード形態にされた
   第２導電型の第２のMOSFETと第２の抵抗手段とが上記の
   順に直列形態に接続されてなる分圧回路と、 上記第１のMOSFETの共通接続されたゲート，ドレインに
   そのゲートが接続れた第１導電型の第１の出力MOSFET
   と、 上記第２のMOSFETの共通接続されたゲート，ドレインに
   そのゲートが接続された第２導電型の第２の出力MOSFET
   とからなり、 上記第１及び第２のMOSFETのしきい値電圧をそれぞれ対
   応する第１及び第２の出力MOSFETのしきい値電圧より絶
   対値的に小さく設定し、上記第１及び第２の出力MOSFET
   の共通化されたソースから出力電圧を得るものとした電
   圧発生回路を具備することを特徴とする半導体集積回路
   装置。
2. 【請求項２】上記半導体集積回路装置は、ハーフプリチ
   ャージ方式のダイナミック型RAMであり、上記電圧発生
   回路は、電源電圧の約1/2の電圧を形成してMOS容量によ
   り構成された情報記憶用キャパシタのプレート電極に供
   給するものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。
3. 【請求項３】上記電圧発生回路は、ハーフプリチャージ
   状態におけるデータ線のリーク電流に対するレベル補償
   を行うものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。