JPH06103748B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06103748B2 JPH06103748B2 JP1180702A JP18070289A JPH06103748B2 JP H06103748 B2 JPH06103748 B2 JP H06103748B2 JP 1180702 A JP1180702 A JP 1180702A JP 18070289 A JP18070289 A JP 18070289A JP H06103748 B2 JPH06103748 B2 JP H06103748B2
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- semiconductor device
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ 半導体基板に設けられた又は半導体基板上に絶縁膜を介
して設けられた素子形成領域が、絶縁膜を埋め込んで設
けられた第１のトレンチにより分離されており、及び前
記素子形成領域に設けられたMIS電界効果トランジスタ
のゲート電極のチャネル幅方向の両端に、少なくとも前
記ゲート電極の幅より広く設けられた第２のトレンチに
絶縁膜を介して埋め込まれた導電膜が前記ゲート電極と
接続している構造に形成されているため、LOCOS法によ
らない、即ちバーズビークのない素子分離領域を形成で
きることによる高性能化を、トレンチ素子分離により素
子分離領域を形成できることによる高集積化を、トレン
チ素子分離におけるサイドチャネルリークを防止できる
ことによる高性能化を、及びサイドチャネルトランジス
タを制御できることによる高速化を可能とした半導体装
置。
して設けられた素子形成領域が、絶縁膜を埋め込んで設
けられた第１のトレンチにより分離されており、及び前
記素子形成領域に設けられたMIS電界効果トランジスタ
のゲート電極のチャネル幅方向の両端に、少なくとも前
記ゲート電極の幅より広く設けられた第２のトレンチに
絶縁膜を介して埋め込まれた導電膜が前記ゲート電極と
接続している構造に形成されているため、LOCOS法によ
らない、即ちバーズビークのない素子分離領域を形成で
きることによる高性能化を、トレンチ素子分離により素
子分離領域を形成できることによる高集積化を、トレン
チ素子分離におけるサイドチャネルリークを防止できる
ことによる高性能化を、及びサイドチャネルトランジス
タを制御できることによる高速化を可能とした半導体装
置。
［産業上の利用分野］ 本発明はMIS及びBi−MIS型半導体装置に係り、特に微細
な素子分離領域を形成した半導体装置に関する。
な素子分離領域を形成した半導体装置に関する。
従来、半導体集積回路の素子分離領域の形成は、窒化膜
を使用した選択酸化法による、いわゆるLOCOS法により
おこなわれてきたが、極めて集積度が上昇している今
日、LOCOS法により必ず生じてしまうストレスを誘引す
るバーズビークにより、素子形成領域の微細化が難し
い、薄膜化されたゲート酸化膜の耐圧が劣化する、エレ
クトロン又はホールの容易なトラップにより寿命が劣化
する等の問題があり、高集積化への妨げになりつつあ
る。そこでバーズビークの存在しない素子分離法とし
て、最近、半導体基板の素子分離領域にトレンチを形成
し、トレンチ内に絶縁膜を埋め込むトレンチ素子分離法
が検討されている。しかし、トレンチ素子分離法によ
り、MIS電界効果トランジスタを形成すると、チャネル
ストッパー領域が形成されていないため、ゲート電極直
下のトレンチ側壁において、サイドチャネルリークが発
生し、トランジスタ特性を著しく劣化させるため、高集
積化への妨げになるという問題が顕著になりつつある。
そこで、サイドチャネルリークを改善した微細なトレン
チ素子分離を形成できる手段が要望されている。
を使用した選択酸化法による、いわゆるLOCOS法により
おこなわれてきたが、極めて集積度が上昇している今
日、LOCOS法により必ず生じてしまうストレスを誘引す
るバーズビークにより、素子形成領域の微細化が難し
い、薄膜化されたゲート酸化膜の耐圧が劣化する、エレ
クトロン又はホールの容易なトラップにより寿命が劣化
する等の問題があり、高集積化への妨げになりつつあ
る。そこでバーズビークの存在しない素子分離法とし
て、最近、半導体基板の素子分離領域にトレンチを形成
し、トレンチ内に絶縁膜を埋め込むトレンチ素子分離法
が検討されている。しかし、トレンチ素子分離法によ
り、MIS電界効果トランジスタを形成すると、チャネル
ストッパー領域が形成されていないため、ゲート電極直
下のトレンチ側壁において、サイドチャネルリークが発
生し、トランジスタ特性を著しく劣化させるため、高集
積化への妨げになるという問題が顕著になりつつある。
そこで、サイドチャネルリークを改善した微細なトレン
チ素子分離を形成できる手段が要望されている。
［従来の技術］ 第６図は従来の半導体装置の模式側断面図で、51はｐ−
型シリコン（Si）基板、52はｐ型ウエル領域、53はｐ＋
型チャネルストッパー領域、54はｎ＋ソースドレイン領
域、55はフィールド酸化膜、56はゲート酸化膜、57はゲ
ート電極、58はブロック用酸化膜、59は燐珪酸ガラス
（PSG）膜、60はAl配線を示している。
型シリコン（Si）基板、52はｐ型ウエル領域、53はｐ＋
型チャネルストッパー領域、54はｎ＋ソースドレイン領
域、55はフィールド酸化膜、56はゲート酸化膜、57はゲ
ート電極、58はブロック用酸化膜、59は燐珪酸ガラス
（PSG）膜、60はAl配線を示している。
同図においては、ｐ−型シリコン（Si）基板51に選択的
にｐ型ウエル領域52が設けられており、前記ｐ型ウエル
領域52にはＮチャネルトランジスタが選択的に形成され
ている。素子分離領域はLOCOS法により形成されてお
り、ストレスを内在するバーズビークが存在している。
LOCOS法によれば、素子分離領域の段差をバーズビーク
により緩和でき、ステップカバレッジの良い配線体を形
成できるという利点を持つが、一方、このバーズビーク
の存在により、素子形成領域の微細化が難しい、薄膜化
されたゲート酸化膜の耐圧が劣化する、エレクトロン又
はホールの容易なトラップにより寿命が劣化する等の欠
点がある。
にｐ型ウエル領域52が設けられており、前記ｐ型ウエル
領域52にはＮチャネルトランジスタが選択的に形成され
ている。素子分離領域はLOCOS法により形成されてお
り、ストレスを内在するバーズビークが存在している。
LOCOS法によれば、素子分離領域の段差をバーズビーク
により緩和でき、ステップカバレッジの良い配線体を形
成できるという利点を持つが、一方、このバーズビーク
の存在により、素子形成領域の微細化が難しい、薄膜化
されたゲート酸化膜の耐圧が劣化する、エレクトロン又
はホールの容易なトラップにより寿命が劣化する等の欠
点がある。
第７図は従来のトレンチ素子分離における問題点を示す
模式側断面図で、51〜54、56〜60は第６図と同じ物を、
61は絶縁膜を埋め込んだトレンチ、62はサイドチャネル
リークを示している。
模式側断面図で、51〜54、56〜60は第６図と同じ物を、
61は絶縁膜を埋め込んだトレンチ、62はサイドチャネル
リークを示している。
同図においては、ｐ−型シリコン（Si）基板51に選択的
にｐ型ウエル領域52が設けられており、前記ｐ型ウエル
領域52にはＮチャネルトランジスタが選択的に形成され
ている。素子領域はｐ−型シリコン（Si）基板51に形成
した絶縁膜を埋め込んだトレンチ61により絶縁分離され
ている。トレンチ素子分離により、素子分離領域は微細
に、接合耐圧は高く及び接合容量は小さく形成されてい
るが、トレンチ側壁部62においては第６図の53のような
ｐ型チャネルストッパー領域がないのでノーマリィオン
型のサイドチャネルトランジスタが形成され、ゲート電
極でコントロールできないリーク電流が流れ、トランジ
スタ特性が劣化するという欠点があり、使用できない。
にｐ型ウエル領域52が設けられており、前記ｐ型ウエル
領域52にはＮチャネルトランジスタが選択的に形成され
ている。素子領域はｐ−型シリコン（Si）基板51に形成
した絶縁膜を埋め込んだトレンチ61により絶縁分離され
ている。トレンチ素子分離により、素子分離領域は微細
に、接合耐圧は高く及び接合容量は小さく形成されてい
るが、トレンチ側壁部62においては第６図の53のような
ｐ型チャネルストッパー領域がないのでノーマリィオン
型のサイドチャネルトランジスタが形成され、ゲート電
極でコントロールできないリーク電流が流れ、トランジ
スタ特性が劣化するという欠点があり、使用できない。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、LOCOS法では、バーズビークの存在により、素
子形成領域の微細化が難しかったこと、薄膜化されたゲ
ート酸化膜の耐圧が劣化すること、エレクトロン又はホ
ールの容易なトラップにより寿命が劣化すること等の改
善ができなかったこと、又、従来のトレンチ素子分離法
ではトレンチ側壁部に形成されるサイドチャネルリーク
を防止できなかったことが問題であり、いずれにしても
高性能且つ高集積な素子分離が実現できなかったことで
ある。
ように、LOCOS法では、バーズビークの存在により、素
子形成領域の微細化が難しかったこと、薄膜化されたゲ
ート酸化膜の耐圧が劣化すること、エレクトロン又はホ
ールの容易なトラップにより寿命が劣化すること等の改
善ができなかったこと、又、従来のトレンチ素子分離法
ではトレンチ側壁部に形成されるサイドチャネルリーク
を防止できなかったことが問題であり、いずれにしても
高性能且つ高集積な素子分離が実現できなかったことで
ある。
［問題点を解決するための手段］ 上記問題点は、素子形成領域が絶縁膜を埋め込んで設け
られた第１のトレンチにより分離され、且つ前記素子形
成領域に設けられたMIS電界効果トランジスタのゲート
電極のチャネル幅方向の両端に、少なくとも前記ゲート
電極の幅より広く設けられた第２のトレンチに絶縁膜を
介して埋め込まれた導電膜が前記ゲート電極と接続して
いる本発明の半導体装置によって解決される。
られた第１のトレンチにより分離され、且つ前記素子形
成領域に設けられたMIS電界効果トランジスタのゲート
電極のチャネル幅方向の両端に、少なくとも前記ゲート
電極の幅より広く設けられた第２のトレンチに絶縁膜を
介して埋め込まれた導電膜が前記ゲート電極と接続して
いる本発明の半導体装置によって解決される。
［作用］ 即ち本発明の半導体装置においては、半導体基板に設け
られた又は半導体基板上に絶縁膜を介して設けられた素
子形成領域が、絶縁膜を埋め込んで設けられた第１のト
レンチにより分離されており、及び前記素子形成領域に
設けられたMIS電界効果トランジスタのゲート電極のチ
ャネル幅方向の両端に、少なくとも前記ゲート電極の幅
より広く設けられた第２のトレンチに絶縁膜を介して埋
め込まれた導電膜が前記ゲート電極と接続している構造
に形成されている。したがって、LOCOS法によらない、
即ちバーズビークのない素子分離領域を形成できるた
め、素子形成領域の減少の改善、薄膜化されたゲート酸
化膜の耐圧劣化の改善及びエレクトロン又はホールがト
ラップされにくいので寿命劣化の改善が可能である。
又、トレンチ素子分離により素子分離領域を形成できる
ため、素子分離領域の微細化も可能である。さらに、ト
レンチ側壁にもゲート電極を形成できるため、トレンチ
素子分離において生じるサイドチャネルリークを防止で
き、且つサイドチャネルトランジスタをゲート電極でコ
ントロールできるため、伝達コンダクタンスを増大させ
ることをも可能にすることができる。即ち、極めて高性
能、高信頼、高集積且つ高速な半導体集積回路の形成を
可能とした半導体装置を得ることができる。
られた又は半導体基板上に絶縁膜を介して設けられた素
子形成領域が、絶縁膜を埋め込んで設けられた第１のト
レンチにより分離されており、及び前記素子形成領域に
設けられたMIS電界効果トランジスタのゲート電極のチ
ャネル幅方向の両端に、少なくとも前記ゲート電極の幅
より広く設けられた第２のトレンチに絶縁膜を介して埋
め込まれた導電膜が前記ゲート電極と接続している構造
に形成されている。したがって、LOCOS法によらない、
即ちバーズビークのない素子分離領域を形成できるた
め、素子形成領域の減少の改善、薄膜化されたゲート酸
化膜の耐圧劣化の改善及びエレクトロン又はホールがト
ラップされにくいので寿命劣化の改善が可能である。
又、トレンチ素子分離により素子分離領域を形成できる
ため、素子分離領域の微細化も可能である。さらに、ト
レンチ側壁にもゲート電極を形成できるため、トレンチ
素子分離において生じるサイドチャネルリークを防止で
き、且つサイドチャネルトランジスタをゲート電極でコ
ントロールできるため、伝達コンダクタンスを増大させ
ることをも可能にすることができる。即ち、極めて高性
能、高信頼、高集積且つ高速な半導体集積回路の形成を
可能とした半導体装置を得ることができる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図は本発明の
半導体装置における第４の実施例の模式側断面図、第５
図（ａ）〜（ｅ）は本発明の半導体装置における製造方
法の一実施例の工程断面図である。
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図は本発明の
半導体装置における第４の実施例の模式側断面図、第５
図（ａ）〜（ｅ）は本発明の半導体装置における製造方
法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた本発明の半導体装置
における第１の実施例の模式側断面図で、１は1015cm-3
程度のｐ−型シリコン基板、２は1016cm-3程度のｐ型ウ
エル領域、3aは第１のトレンチ（素子分離領域）、3bは
第２のトレンチ（側壁ゲート電極形成領域）、４は1017
cm-3程度のｐ＋型チャネルストッパー領域、５は1020cm
-3程度のｎ＋型ソースドレイン領域、６は第１のトレン
チ埋め込み酸化膜、７は20nm程度のゲート酸化膜、８は
400nm程度のゲート電極、９は50nm程度のブロック用酸
化膜、10は0.8μｍ程度の燐珪酸ガラス（PSG）膜、11は
１μｍ程度のAl配線を示している。
における第１の実施例の模式側断面図で、１は1015cm-3
程度のｐ−型シリコン基板、２は1016cm-3程度のｐ型ウ
エル領域、3aは第１のトレンチ（素子分離領域）、3bは
第２のトレンチ（側壁ゲート電極形成領域）、４は1017
cm-3程度のｐ＋型チャネルストッパー領域、５は1020cm
-3程度のｎ＋型ソースドレイン領域、６は第１のトレン
チ埋め込み酸化膜、７は20nm程度のゲート酸化膜、８は
400nm程度のゲート電極、９は50nm程度のブロック用酸
化膜、10は0.8μｍ程度の燐珪酸ガラス（PSG）膜、11は
１μｍ程度のAl配線を示している。
同図においては、ｐ−型シリコン基板１に選択的に、ｐ
型ウエル領域２が設けられており、前記ｐ型ウエル領域
２にはＮチャネルトランジスタが選択的に形成されてい
る。素子領域はｐ−型シリコン基板１に形成した酸化膜
６を埋め込んだ第１のトレンチ3aにより絶縁分離されて
いる。又、ゲート電極８のチャネル幅方向の両端にはゲ
ート電極幅より広い第２のトレンチ3bが設けられてお
り、第２のトレンチ3bは酸化膜（この場合はゲート酸化
膜と同時成長）を介して導電膜（この場合はゲート電極
と同時形成）が埋め込まれ、且つゲート電極と同電位に
接続されている。したがって、LOCOS法によらない、即
ちバーズビークのない素子分離領域を形成できるため、
素子形成領域の減少の改善、薄膜化されたゲート酸化膜
の耐圧劣化の改善及びエレクトロン又はホールがトラッ
プされにくいので寿命劣化の改善が可能である。又、ト
レンチ素子分離により素子分離領域を形成できるため、
素子分離領域の微細化も可能である。さらに、トレンチ
側壁にもゲート電極を形成できるため、トレンチ素子分
離において生じるサイドチャネルリークを防止でき、且
つサイドチャネルトランジスタをゲート電極でコントロ
ールできるため、伝達コンダクタンスを増大させること
をも可能にすることができる。上記実施例においてはト
レンチ埋め込み導電膜とゲート電極を同一物で形成して
いるが、異なる物で形成してもよい。要はトレンチ埋め
込み導電膜とゲート電極を同電位に接続しておけばよ
い。
型ウエル領域２が設けられており、前記ｐ型ウエル領域
２にはＮチャネルトランジスタが選択的に形成されてい
る。素子領域はｐ−型シリコン基板１に形成した酸化膜
６を埋め込んだ第１のトレンチ3aにより絶縁分離されて
いる。又、ゲート電極８のチャネル幅方向の両端にはゲ
ート電極幅より広い第２のトレンチ3bが設けられてお
り、第２のトレンチ3bは酸化膜（この場合はゲート酸化
膜と同時成長）を介して導電膜（この場合はゲート電極
と同時形成）が埋め込まれ、且つゲート電極と同電位に
接続されている。したがって、LOCOS法によらない、即
ちバーズビークのない素子分離領域を形成できるため、
素子形成領域の減少の改善、薄膜化されたゲート酸化膜
の耐圧劣化の改善及びエレクトロン又はホールがトラッ
プされにくいので寿命劣化の改善が可能である。又、ト
レンチ素子分離により素子分離領域を形成できるため、
素子分離領域の微細化も可能である。さらに、トレンチ
側壁にもゲート電極を形成できるため、トレンチ素子分
離において生じるサイドチャネルリークを防止でき、且
つサイドチャネルトランジスタをゲート電極でコントロ
ールできるため、伝達コンダクタンスを増大させること
をも可能にすることができる。上記実施例においてはト
レンチ埋め込み導電膜とゲート電極を同一物で形成して
いるが、異なる物で形成してもよい。要はトレンチ埋め
込み導電膜とゲート電極を同電位に接続しておけばよ
い。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜11は第１図と同じ物を、12はｎ＋型
不純物領域、13は第２のトレンチ側壁酸化膜、14は選択
化学気相成長タングステン膜を示している。
式側断面図で、１〜11は第１図と同じ物を、12はｎ＋型
不純物領域、13は第２のトレンチ側壁酸化膜、14は選択
化学気相成長タングステン膜を示している。
同図においては、ゲート電極８のチャネル幅方向の両端
にはゲート電極幅より広い第２のトレンチ3bが設けら
れ、第２のトレンチ3bの側壁には側壁酸化膜13が、底部
にはｐ−型シリコン基板１とは反対導電型のｎ＋型不純
物領域12が設けられ、ｎ＋型不純物領域12上にセルフア
ラインに選択化学気相成長タングステン膜が設けられて
ゲート電極と接続されている点が第１図と異なり、他は
同じである。本実施例においても第１図と同様の効果が
実現できる。
にはゲート電極幅より広い第２のトレンチ3bが設けら
れ、第２のトレンチ3bの側壁には側壁酸化膜13が、底部
にはｐ−型シリコン基板１とは反対導電型のｎ＋型不純
物領域12が設けられ、ｎ＋型不純物領域12上にセルフア
ラインに選択化学気相成長タングステン膜が設けられて
ゲート電極と接続されている点が第１図と異なり、他は
同じである。本実施例においても第１図と同様の効果が
実現できる。
第３図は本発明の半導体装置における第３の実施例の模
式側断面図で、１〜3b、５〜11は第１図と同じ物を、15
は厚い酸化膜（SOI基板下酸化膜）、16はｐ−型再結晶
シリコン基板を示している。
式側断面図で、１〜3b、５〜11は第１図と同じ物を、15
は厚い酸化膜（SOI基板下酸化膜）、16はｐ−型再結晶
シリコン基板を示している。
同図においては、SOI（Silicon On Insulator）型半導
体装置を示しており、ｐ−型シリコン基板１上に厚い酸
化膜15を介してｐ−型再結晶シリコン基板16が絶縁膜を
埋め込んだ第１のトレンチ3aにより島状にトレンチ分離
され、前記ｐ−型再結晶シリコン基板16にはＮチャネル
トランジスタが形成されている。又、ゲート電極８のチ
ャネル幅方向の両端にはゲート電極幅より広い第２のト
レンチ3bが設けられており、第２のトレンチ3bは酸化膜
（この場合はゲート酸化膜と同時成長）を介して導電膜
（この場合はゲート電極と同時形成）が埋め込まれ、且
つゲート電極と同電位に接続されている点が第１図と異
なり、他は同じである。本実施例においても第１図と同
様の効果が実現できる。
体装置を示しており、ｐ−型シリコン基板１上に厚い酸
化膜15を介してｐ−型再結晶シリコン基板16が絶縁膜を
埋め込んだ第１のトレンチ3aにより島状にトレンチ分離
され、前記ｐ−型再結晶シリコン基板16にはＮチャネル
トランジスタが形成されている。又、ゲート電極８のチ
ャネル幅方向の両端にはゲート電極幅より広い第２のト
レンチ3bが設けられており、第２のトレンチ3bは酸化膜
（この場合はゲート酸化膜と同時成長）を介して導電膜
（この場合はゲート電極と同時形成）が埋め込まれ、且
つゲート電極と同電位に接続されている点が第１図と異
なり、他は同じである。本実施例においても第１図と同
様の効果が実現できる。
第４図は本発明の半導体装置における第４の実施例の模
式側断面図で、１〜3b、５〜11は第１図と同じ物を、12
〜14は第２図と同じ物を、15、16は第３図と同じ物を示
している。
式側断面図で、１〜3b、５〜11は第１図と同じ物を、12
〜14は第２図と同じ物を、15、16は第３図と同じ物を示
している。
同図においても、SOI型半導体装置を示しており、ｐ−
型シリコン基板１上に厚い酸化膜15を介してｐ−型再結
晶シリコン基板16が絶縁膜を埋め込んだ第１のトレンチ
3aにより島状にトレンチ分離され、前記ｐ−型再結晶シ
リコン基板16にはＮチャネルトランジスタが形成されて
いる。又、ゲート電極８のチャネル幅方向の両端にはｐ
−型シリコン基板１に達するゲート電極幅より広い第２
のトレンチ3bが設けられ、第２のトレンチ3bの側壁には
側壁酸化膜13が、底部にはｐ−型シリコン基板１とは反
対導電型のｎ＋型不純物領域12が設けられ、ｎ＋型不純
物領域12上にセルフアラインに選択化学気相成長タング
ステン膜が設けられてゲート電極と接続されている点が
第１図と異なり、他は同じである。本実施例において
も、第１図と同様の効果が実現できる。
型シリコン基板１上に厚い酸化膜15を介してｐ−型再結
晶シリコン基板16が絶縁膜を埋め込んだ第１のトレンチ
3aにより島状にトレンチ分離され、前記ｐ−型再結晶シ
リコン基板16にはＮチャネルトランジスタが形成されて
いる。又、ゲート電極８のチャネル幅方向の両端にはｐ
−型シリコン基板１に達するゲート電極幅より広い第２
のトレンチ3bが設けられ、第２のトレンチ3bの側壁には
側壁酸化膜13が、底部にはｐ−型シリコン基板１とは反
対導電型のｎ＋型不純物領域12が設けられ、ｎ＋型不純
物領域12上にセルフアラインに選択化学気相成長タング
ステン膜が設けられてゲート電極と接続されている点が
第１図と異なり、他は同じである。本実施例において
も、第１図と同様の効果が実現できる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第５図（ａ）〜（ｅ）及び第１図を参照して説明
する。
ついて第５図（ａ）〜（ｅ）及び第１図を参照して説明
する。
第５図（ａ） ｐ−型シリコン（Si）基板１に50nm程度の酸化膜17、50
nm程度の窒化膜18を順次成長させる。次いで通常のフォ
トリソグラフィー技術を利用し，レジスト（図示せず）
をマスク層として、硼素をイオン注入してｐ型ウエル領
域を、燐をイオン注入してｎ型ウエル領域（図示せず）
を、それぞれ選択的に画定する。次いで高温ランニング
処理してｐ型ウエル領域２及びｎ型ウエル領域（図示せ
ず）を形成する。次いで通常のフォトリソグラフィー技
術を利用し、選択的に窒化膜18、酸化膜17、ｐ−型シリ
コン（Si）基板１を開孔し約２μｍ程度の深さを持つ第
１のトレンチ3aを形成する。次いで通常のフォトリソグ
ラフィー技術を利用し，レジスト（図示せず）及び窒化
膜18をマスク層として、第１のトレンチ3aの底部に、硼
素をイオン注入してｐ＋型チャネルストッパ領域４を、
燐をイオン注入してｎ＋型チャネルストッパ領域（図示
せず）を、それぞれ選択的に形成する。
nm程度の窒化膜18を順次成長させる。次いで通常のフォ
トリソグラフィー技術を利用し，レジスト（図示せず）
をマスク層として、硼素をイオン注入してｐ型ウエル領
域を、燐をイオン注入してｎ型ウエル領域（図示せず）
を、それぞれ選択的に画定する。次いで高温ランニング
処理してｐ型ウエル領域２及びｎ型ウエル領域（図示せ
ず）を形成する。次いで通常のフォトリソグラフィー技
術を利用し、選択的に窒化膜18、酸化膜17、ｐ−型シリ
コン（Si）基板１を開孔し約２μｍ程度の深さを持つ第
１のトレンチ3aを形成する。次いで通常のフォトリソグ
ラフィー技術を利用し，レジスト（図示せず）及び窒化
膜18をマスク層として、第１のトレンチ3aの底部に、硼
素をイオン注入してｐ＋型チャネルストッパ領域４を、
燐をイオン注入してｎ＋型チャネルストッパ領域（図示
せず）を、それぞれ選択的に形成する。
第５図（ｂ） 次いで化学気相成長法により酸化膜を成長させ、異方性
ドライエッチングにより第１のトレンチ3aに酸化膜６を
埋め込む。
ドライエッチングにより第１のトレンチ3aに酸化膜６を
埋め込む。
第５図（ｃ） 次いで通常のフォトリソグラフィー技術を利用し，選択
的に酸化膜６を開孔し約２μｍ程度の深さを持つ第２の
トレンチ3bを形成させる。次いで残された窒化膜18、酸
化膜17をエッチング除去する。次いでゲート酸化膜７を
成長させる。
的に酸化膜６を開孔し約２μｍ程度の深さを持つ第２の
トレンチ3bを形成させる。次いで残された窒化膜18、酸
化膜17をエッチング除去する。次いでゲート酸化膜７を
成長させる。
第５図（ｄ） 次いで化学気相成長法により第２のトレンチ3bを完全に
埋め込む膜厚を持った多結晶シリコン膜を成長させる。
次いで通常のフォトリソグラフィー技術を利用し，多結
晶シリコン膜をパターニングしサイドチャネルトランジ
スタのゲート電極を含むゲート電極８を形成する。
埋め込む膜厚を持った多結晶シリコン膜を成長させる。
次いで通常のフォトリソグラフィー技術を利用し，多結
晶シリコン膜をパターニングしサイドチャネルトランジ
スタのゲート電極を含むゲート電極８を形成する。
第５図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し，レジ
スト（図示せず），ゲート電極８及びトレンチ埋め込み
酸化膜６をマスク層として、砒素をイオン注入してｎ＋
型ソースドレイン領域５を、硼素をイオン注入してｐ＋
型ソースドレイン領域（図示せず）を、それぞれ選択的
に画定する。
スト（図示せず），ゲート電極８及びトレンチ埋め込み
酸化膜６をマスク層として、砒素をイオン注入してｎ＋
型ソースドレイン領域５を、硼素をイオン注入してｐ＋
型ソースドレイン領域（図示せず）を、それぞれ選択的
に画定する。
第１図 次いで不要部のゲート酸化膜７をエッチング除去する。
次いで通常の技法を適用することによりブロック用酸化
膜９及び燐珪酸ガラス（PSG）膜10の成長、高温熱処理
によるｎ＋型ソースドレイン領域５及びｐ＋型ソースド
レイン領域（図示せず）の深さの制御、電極コンタクト
窓の形成、Al配線11の形成等をおこない半導体装置を完
成する。
次いで通常の技法を適用することによりブロック用酸化
膜９及び燐珪酸ガラス（PSG）膜10の成長、高温熱処理
によるｎ＋型ソースドレイン領域５及びｐ＋型ソースド
レイン領域（図示せず）の深さの制御、電極コンタクト
窓の形成、Al配線11の形成等をおこない半導体装置を完
成する。
以上実施例に示したように、本発明の半導体装置によれ
ば、LOCOS法によらない、即ちバーズビークのない素子
分離領域を形成できるため、素子形成領域の減少の改
善、薄膜化されたゲート酸化膜の耐圧劣化の改善及びエ
レクトロン又はホールがトラップされにくいので寿命劣
化の改善が可能である。又、トレンチ素子分離により素
子分離領域を形成できるため、素子分離領域の微細化も
可能である。さらに、トレンチ側壁にもゲート電極を形
成できるため、トレンチ素子分離において生じるサイド
チャネルトリークを防止でき、且つサイドチャネルトラ
ンジスタをゲート電極でコントロールできるため、伝達
コンダクタンスを増大させることをも可能にすることが
できる。
ば、LOCOS法によらない、即ちバーズビークのない素子
分離領域を形成できるため、素子形成領域の減少の改
善、薄膜化されたゲート酸化膜の耐圧劣化の改善及びエ
レクトロン又はホールがトラップされにくいので寿命劣
化の改善が可能である。又、トレンチ素子分離により素
子分離領域を形成できるため、素子分離領域の微細化も
可能である。さらに、トレンチ側壁にもゲート電極を形
成できるため、トレンチ素子分離において生じるサイド
チャネルトリークを防止でき、且つサイドチャネルトラ
ンジスタをゲート電極でコントロールできるため、伝達
コンダクタンスを増大させることをも可能にすることが
できる。
［発明の効果］ 以上説明のように本発明によれば、MIS及びBi−MIS型半
導体装置において、サイドチャネルトランジスタを制御
する埋め込みゲート電極を有するトレンチ素子分離構造
に形成できるため、LOCOS法によらない、即ちバーズビ
ークのない素子分離領域を形成できることによる高性能
化を、トレンチ素子分離により素子分離領域を形成でき
ることによる高集積化を、トレンチ素子分離におけるサ
イドチャネルリークを防止できることによる高性能化
を、及びサイドチャネルトランジスタを制御できること
による高速化を可能にすることができる。即ち、極めて
高性能、高信頼、高集積且つ高速な半導体集積回路を得
ることができる。
導体装置において、サイドチャネルトランジスタを制御
する埋め込みゲート電極を有するトレンチ素子分離構造
に形成できるため、LOCOS法によらない、即ちバーズビ
ークのない素子分離領域を形成できることによる高性能
化を、トレンチ素子分離により素子分離領域を形成でき
ることによる高集積化を、トレンチ素子分離におけるサ
イドチャネルリークを防止できることによる高性能化
を、及びサイドチャネルトランジスタを制御できること
による高速化を可能にすることができる。即ち、極めて
高性能、高信頼、高集積且つ高速な半導体集積回路を得
ることができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第６図は従来の半導体装置の模式側断面図、 第７図は従来のトレンチ素子分離における問題点を示す
模式側断面図である。 図において、 １はｐ−型シリコン基板、 ２はｐ型ウエル領域、 3aは第１のトレンチ（素子分離領域）、 3bは第２のトレンチ（側壁ゲート電極形成領域）、 ４はｐ＋型チャネルストッパー領域、 ５はｎ＋型ソースドレイン領域、 ６は第１のトレンチ埋め込み酸化膜、 ７はゲート酸化膜、 ８はゲート電極、 ９はブロック用酸化膜、 10は燐珪酸ガラス（PSG）膜、 11はAl配線、 12はｎ＋型不純物領域、 13は第２のトレンチ側壁酸化膜、 14は選択化学気相成長タングステン膜、 15は厚い酸化膜（SOI基板下酸化膜）、 16はｐ−型再結晶シリコン基板 を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第６図は従来の半導体装置の模式側断面図、 第７図は従来のトレンチ素子分離における問題点を示す
模式側断面図である。 図において、 １はｐ−型シリコン基板、 ２はｐ型ウエル領域、 3aは第１のトレンチ（素子分離領域）、 3bは第２のトレンチ（側壁ゲート電極形成領域）、 ４はｐ＋型チャネルストッパー領域、 ５はｎ＋型ソースドレイン領域、 ６は第１のトレンチ埋め込み酸化膜、 ７はゲート酸化膜、 ８はゲート電極、 ９はブロック用酸化膜、 10は燐珪酸ガラス（PSG）膜、 11はAl配線、 12はｎ＋型不純物領域、 13は第２のトレンチ側壁酸化膜、 14は選択化学気相成長タングステン膜、 15は厚い酸化膜（SOI基板下酸化膜）、 16はｐ−型再結晶シリコン基板 を示す。
Claims (3)
- 【請求項１】素子形成領域が絶縁膜を埋め込んで設けら
れた第１のトレンチにより分離され、且つ前記素子形成
領域に設けられたMIS電界効果トランジスタのゲート電
極のチャネル幅方向の両端に、少なくとも前記ゲート電
極の幅より広く設けられた第２のトレンチに絶縁膜を介
して埋め込まれた導電膜が前記ゲート電極と接続してい
ることを特徴とする半導体装置。 - 【請求項２】前記導電膜と前記ゲート電極が同一物から
なることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - 【請求項３】前記導電膜と前記ゲート電極が異なる物か
らなることを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180702A JPH06103748B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180702A JPH06103748B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344963A JPH0344963A (ja) | 1991-02-26 |
| JPH06103748B2 true JPH06103748B2 (ja) | 1994-12-14 |
Family
ID=16087822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180702A Expired - Fee Related JPH06103748B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103748B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4978000B2 (ja) * | 2005-11-28 | 2012-07-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2008091434A (ja) * | 2006-09-29 | 2008-04-17 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタ集積素子及び製造方法 |
-
1989
- 1989-07-13 JP JP1180702A patent/JPH06103748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344963A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |