JPH06103779A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭおよびＳＲＡＭ回路の消費電流を低減
して、半導体集積回路の消費電流を削減する。 【構成】 メモリセルアレイを分割したＲＯＭおよびＳ
ＲＡＭ回路において、アドレス信号Ａ０、Ａ１の一部を
メモリセルアレイ１、２の選択信号とし、サンプリング
時に必要なメモリセルのみ動作し、他のメモリセルアレ
イは非動作状態を保つようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、ＲＯＭ（リードオンリメモリ）およびＳＲＡ
Ｍ（スタティック型ランダムアクセスメモリ）回路に関
する。

【０００２】

【従来の技術】最近のＲＯＭやＳＲＡＭ回路は大規模化
が進んでおり、それに従って、アドレス信号が増加し、
ワード線やビット線のスピードが問題となってきた。ワ
ード線のスピードに対する問題を解決するためにメモリ
セルアレイを分割するという方法が採られるようになっ
た。

【０００３】図３に従来のメモリセルアレイを分割した
ＲＯＭ回路の一例を示す。

【０００４】図３のようにこの例のＲＯＭ回路は、Ｐｃ
ｈＭＯＳトランジスタ８２、８３とＮｃｈＭＯＳトラン
ジスタ８４、８５、８６、８７をメモリセルとし、ワー
ド線３０３、３０４とビット線３０７、３０８からなる
メモリセルアレイ７１と、メモリセルアレイ７１と同様
の構成のメモリセルアレイ７０と、インバータ７２、７
３と、ＡＮＤ回路７４、７５、７６、７７と、セレクタ
７８、７９と、ラッチ８０、８１とを備え構成される。
Ａ０、Ａ１はアドレス信号、Ｄ０、Ｄ１はデータ信号、
φはクロック信号である。

【０００５】この例のＲＯＭはゲートにワード線が接続
され、ソースを接地するメモリセルのＮｃｈＭＯＳトラ
ンジスタのドレインがビット線に接続されているか否か
でデータ“１”、“０”を表す。

【０００６】図３において、クロック信号φがＬレベル
の時はプリチャージ期間であり、ＡＮＤ回路７４、７
５、７６、７７の出力であるワード線３０１、３０２、
３０３、３０４はＬレベルとなり、メモリセルのＮｃｈ
ＭＯＳトランジスタ８４、８５、８６、８７は“ＯＦ
Ｆ”となって、ＰｃｈＭＯＳトランジスタ８２、８３は
“ＯＮ”するために、ビット線３０７、３０８は、ビッ
ト線容量８８、８９をプリチャージし、Ｈレベルとな
る。同様にビット線３０５、３０６もＨレベルとなり、
ラッチ８０、８１は開かず以前のデータを保持してい
る。

【０００７】次にクロック信号φがＨレベルの時はサン
プリング期間となり、例えばアドレス信号Ａ０、Ａ１が
Ｈ、Ｈレベルだったとすれば、インバータ７２の出力は
Ｌレベルとなり、従ってＡＮＤ回路７４、７６の出力で
あるワード線３０１、３０３はＬレベルのままで、ＡＮ
Ｄ回路７５、７７の出力であるワード線３０２、３０４
はＨレベルへ変化する。するとメモリセルのＮｃｈＭＯ
Ｓトランジスタ８４、８５は“ＯＦＦ”し、ＮｃｈＭＯ
Ｓトランジスタ８６、８７は“ＯＮ”となる。

【０００８】メモリセルのＮｃｈＭＯＳトランジスタ８
６はビット線３０７には接続されておらず、またＮｃｈ
ＭＯＳトランジスタ８７はビット線３０８に接続されて
いるので、ビット線３０７はＨレベルをビット線容量８
８によって保持し、ビット線３０８は、ビット線容量８
９からＮｃｈＭＯＳトランジスタ８７を介してディスチ
ャージされるためにＬレベルへ変化する。

【０００９】同様に、ビット線３０５、３０６も放電さ
れ、ＬレベルになるかそのままＨレベルを保持する。こ
のビット線３０５、３０６、３０７、３０８の電位をセ
レクタ７８、７９で選択するが、アドレス信号Ａ１をＨ
レベルとしているのでインバータ７３はＬレベルにな
り、これらがセレクタ７８、７９にビット線の選択信号
として入力され、例えばビット線３０６、３０８が選択
されてラッチ８０、８１で保持されてデータＤ０、Ｄ１
となる。

【００１０】図４はこのときの動作波形を示している。

【００１１】またＳＲＡＭ回路も、データが入出力でき
るのと、メモリセルがＳＲＡＭ回路に変わるだけで、ほ
ぼ上述と同様の動作をする。

【００１２】

【発明が解決しようとする課題】しかしながら、前述し
た従来の分割されたメモリセルアレイを持つＲＯＭおよ
びＳＲＡＭ回路は、ワード線を分割しただけであるの
で、分割したメモリセルアレイを全て動作させるように
なっている。これはサンプリング期間に、アドレス信号
によってはセレクタに接続される全てのビット線がディ
スチャージされる場合もあり、セレクタで選択されなか
ったビット線がまた次のプリチャージ期間にプリチャー
ジされることになり、不必要な電流を消費してしまうと
いう課題があった。

【００１３】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＲＯＭおよびＳＲＡＭ回路は、メモリ
セルアレイを分割したＲＯＭおよびＳＲＡＭ回路におい
て、複数のメモリセルアレイとこれらのメモリセルアレ
イの各々のワード線を前記メモリセルアレイごとに排他
的に選択するＸデコーダと、前記メモリセルアレイのビ
ット線を選択するＹセレクタとを備えて構成される。

【００１５】

【作用】Ｘデコーダがワード線をメモリセルアレイごと
に排他的に選択することにより、１つのメモリセルアレ
イが動作している時に他のメモリセルアレイが動作しな
い状態（ビット線をディスチャージしない状態）を保
つ。

【００１６】

【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。

【００１７】図１は本発明による第１の実施例（ＲＯＭ
回路に適用した実施例）を示すブロック構成図である。

【００１８】図１に示されるように、本発明による第１
の実施例は、ＰｃｈＭＯＳトランジスタ１３、１４とＮ
ｃｈＭＯＳトランジスタ１５、１６、１７、１８とワー
ド線１０３、１０４とビット線１０７、１０８からなる
メモリセルアレイ２と、メモリセルアレイ２と同様の構
成のメモリセルアレイ１と、インバータ３、４と、ＡＮ
Ｄ回路５、６、７、８と、セレクタ９、１０とラッチ１
１、１２とを備えて構成されている。またＡ０、Ａ１は
アドレス信号、Ｄ０、Ｄ１はデータ信号、φはクロック
信号をそれぞれ示している。

【００１９】図１を参照するに、クロック信号φがＬレ
ベルの時はプリチャージ期間であり、ＡＮＤ回路５、
６、７、８の出力であるワード線１０１、１０２、１０
３、１０４はＬレベルとなり、ＮｃｈＭＯＳトランジス
タ１５、１６、１７、１８は“ＯＦＦ”となって、Ｐｃ
ｈＭＯＳトランジスタ１３、１４は“ＯＮ”するため
に、ビット線１０７、１０８はビット線容量１９、２０
がプリチャージされて、Ｈレベルとなる。同様にビット
線１０５、１０６もＨレベルとなり、ラッチ１１、１２
は開かず、以前のデータを保持している。

【００２０】次にクロック信号φがＨレベルの時はサン
プリング期間であり、アドレス信号Ａ０、Ａ１がそれぞ
れＬレベル、Ｈレベルであったとすると、インバータ３
の出力がＨレベル、インバータ４の出力がＬレベルにな
るので、ＡＮＤ回路５、６、７の出力であるワード線１
０１、１０２、１０３はＬレベルのままで、ＡＮＤ回路
８の出力のワード線１０４のみＨレベルになる。そうす
るとＮｃｈＭＯＳトランジスタ１７、１８は“ＯＮ”
し、従って、ビット線１０７、１０８はビット線容量１
９、２０が、ＮｃｈＭＯＳトランジスタ１７、１８を介
してディスチャージされ、Ｌレベルへ変化する。このと
きビット線１０５、１０６はワード線１０１、１０２が
ＬレベルなのでＨレベルを保持する。

【００２１】アドレス信号Ａ１がＨレベルの時には、メ
モリセルアレイ２を選択するので、セレクタ９、１０は
ビット線１０７、１０８を選択し、これがラッチ１１、
１２へ伝えられて、保持され、データＤ０、Ｄ１とな
る。この後またクロック信号φがＬレベルのプリチャー
ジ期間になると、先ほどディスチャージしたビット線１
０７、１０８はＰｃｈＭＯＳトランジスタ１３、１４を
介して、プリチャージされ、このとき充電電流が流れる
が、メモリセルアレイ１側のビット線１０５、１０６は
ディスチャージされていなかったので、プリチャージの
ための電流は流れない。

【００２２】このようにアドレス信号Ａ１によって、メ
モリセルアレイを選択し、一方を動作させないことで消
費電流を半分にすることができる。

【００２３】図２は、本発明による第２の実施例（本発
明をＳＲＡＭ回路に適用した場合）を示すブロック構成
図である。

【００２４】図２に示すように、本発明による第２の実
施例は、ＮｃｈＭＯＳトランジスタ３２、３３とインバ
ータ３０、３１からなるＲＡＭセル３４と、このＲＡＭ
セル３４と同様のＲＡＭセル３５、３６、３７と、Ｐｃ
ｈＭＯＳトランジスタ３９、４０、４１、４２と、ワー
ド線２０３、２０４とから成るメモリセルアレイ３８
と、メモリセルアレイ３８と同様の構成であるメモリセ
ルアレイ４７と、インバータ５２、５３と、ＡＮＤ回路
４８、４９、５０、５１と、セレクタ５４、５５と、リ
ードライトバッファ５６、５７とを備えて構成されてい
る。

【００２５】また、φはクロック信号、Ａ０、Ａ１はア
ドレス信号、Ｄ０、Ｄ１はデータ信号、ＲＤはＲＡＭの
リード信号ＷＲはＲＡＭのライト信号をそれぞれ示して
いる。

【００２６】図２を参照するに、まずクロック信号φが
Ｌレベルの時はプリチャージ期間であり、ＡＮＤ回路４
８、４９、５０、５１の出力のワード線２０１、２０
２、２０３、２０４はＬレベルとなり、ＲＡＭセル３４
の中のＮｃｈＭＯＳトランジスタ３２、３３は“ＯＦ
Ｆ”となり、ＲＡＭセル３５、３６、３７も同様に動作
し、ＰｃｈＭＯＳトランジスタ３９、４０、４１、４２
は“ＯＮ”するので、ビット線２０９、２１０、２１
１、２１２はＰｃｈＭＯＳトランジスタ３９、４０、４
１、４２を介してビット線容量４３、４４、４５、４６
がプリチャージされ、Ｈレベルになる。

【００２７】同様にメモリセルアレイ４７側のビット線
２０５、２０６、２０７、２０８もプリチャージされＨ
レベルになる。

【００２８】次にクロック信号φがＨレベルの時はサン
プリング期間であり、例えばアドレス信号Ａ０、Ａ１が
両方ともＨレベルだったとする。まずデータの書き込み
から説明すると、ライト信号ＷＲがＨレベルになりリー
ドライトバッファ５６、５７がライトバッファとして働
く。データ信号Ｄ０はリードライトバッファ５６に入力
され、そこからｔｒｕｅとｂａｒのデータが、セレクタ
５４へ伝えられる。

【００２９】アドレス信号Ａ１がＨレベルのときに、メ
モリセルアレイ３８が選択されるので、このｔｒｕｅと
ｂａｒの信号はセレクタ５４によってビット線対２０
９、２１０へ伝えられ、データ信号Ｄ０の値に応じてど
ちらかのビット線がディスチャージされてＬレベルにな
り、一方はビット線容量によってＨレベルを保持する。

【００３０】同様にデータ信号Ｄ１もリードライトバッ
ファ５７、セレクタ５５を経て、ビット線対２１１、２
１２のいずれかをディスチャージし、一方を保持する。
このときインバータ５２、５３の出力はいずれもＬレベ
ルであるから、ＡＮＤ回路４８、４９、５１の出力であ
るワード線２０１、２０２、２０４はＬレベルのまま
で、ＡＮＤ回路５０の出力のワード線２０３のみＨレベ
ルとなる。そうすると、ＲＡＭセル３４の中のＮｃｈＭ
ＯＳトランジスタ３２、３３が“ＯＮ”し、ビット線対
２１１、２１２の電位をインバータ３０、３１へ伝えデ
ータが保持される。

【００３１】ＲＡＭセル３５も同様に動作し、データが
保持される。このときメモリセルアレイ４７側のビット
線２０５、２０６、２０７、２０８はディスチャージさ
れずにＨレベルを保持しているので、次のプリチャージ
期間にプリチャージ電流を消費しない。

【００３２】次にサンプリング期間におけるデータ読み
出しを、データ書き込み時と同じアドレス信号で説明す
ると、同じアドレスなので同様にワード線２０３のみＨ
レベルで、ワード線２０１、２０２、２０４はＬレベル
となる。するとＲＡＭセル３４の中のＮｃｈＭＯＳトラ
ンジスタ３２、３３が“ＯＮ”し、インバータ３０、３
１で保持していたデータをビット線対２１１、２１２に
伝え、このビット線のいずれかがディスチャージされて
Ｌレベルとなり、同様にビット線対２０９、２１０もい
ずれかがＬレベルに変化する。このときメモリセルアレ
イ４７側のビット線２０５、２０６、２０７、２０８
は、ワード線２０１、２０２がＬレベルなのでＨレベル
を保持したままである。これらのビット線の電位からセ
レクタ５４、５５は書き込み時と同様にビット線対２０
９、２１０とビット線対２１１、２１２を選択し、その
電位をリードライトバッファ５６、５７へ伝える。

【００３３】読み出し時には信号ＲＤがＨレベルとな
り、リードライトバッファ５６、５７はリードバッファ
となり、セレクタ５６、５７から伝えられるｔｒｕｅと
ｂａｒの電位からデータを取り出し保持してデータ信号
Ｄ０、Ｄ１を出力する。この時にもメモリセルアレイ４
７側のビット線２０５、２０６、２０７、２０８はＨレ
ベルを保持しているので、次のプリチャージ期間にプリ
チャージ電流を消費しない。

【００３４】このようにアドレス信号Ａ１によってメモ
リセルアレイを選択し、一方を動作させないことでＳＲ
ＡＭでも消費電流を半分にすることができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイを分割したＲＯＭおよびＳＲＡＭ回路
において、アドレス信号の一部をメモリセルアレイの選
択信号とし、サンプリング時に必要なメモリセルアレイ
のみ動作し、他のメモリセルアレイは非動作状態を保つ
ようにすることで、プリチャージ時に非動作状態だった
メモリセルアレイが電流を消費しないという効果が得ら
れる。

【図面の簡単な説明】

【図１】本発明による第１の実施例を示すブロック構成
図である。

【図２】本発明による第２の実施例を示すブロック構成
図である。

【図３】従来例を示すブロック図である。

【図４】従来例における動作波形図である。

【符号の説明】

１、２、３８、４７、７０、７１…メモリセルアレイ ３、４、３０、３１、５２、５３、７２、７３…インバ
ータ ５、６、７、８、４８、４９、５０、５１、７４、７
５、７６、７７…ＡＮＤ回路 ９、１０、５４、５５、７８、７９…セレクタ回路 １１、１２、８０、８１…ラッチ回路 １３、１４、３９、４０、４１、４２、８２、８３…Ｐ
ｃｈＭＯＳトランジスタ １５、１６、１７、１８、３２、３３、８４、８５、８
６、８７…ＮｃｈＭＯＳトランジスタ １９、２０、４３、４４、４５、４６、８８、８９…ビ
ット線容量 ３４、３５、３６、３７…ＲＡＭセル ５６、５７…リードライトバッファ １０１、１０２、１０３、１０４、２０１、２０２、２
０３、２０４、３０１、３０２、３０３、３０４…ワー
ド線 １０５、１０６、１０７、１０８、２０５、２０６、２
０７、２０８、２０９、２１０、２１１、２１２、３０
５、３０６、３０７、３０８…ビット線 φ…クロック信号 Ａ０、Ａ１…アドレス信号 Ｄ０、Ｄ１…データ信号 ＲＤ…ＲＡＭのリード信号 ＷＲ…ＲＡＭのライト信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルアレイと、該メモリセ
   ルアレイの各々のワード線を選択する複数のＸデコーダ
   と、前記メモリセルアレイのビット線を選択する複数の
   Ｙセレクタとで構成されるリードオンリメモリあるいは
   スタティック型ランダムアクセスメモリであって、前記
   Ｘデコーダは前記メモリセルアレイを排他的に選択する
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記Ｘデコーダはアドレス信号の一部を
   前記メモリセルアレイの選択信号として使用することを
   更に特徴とする請求項１に記載の半導体集積回路。