JPH06104341A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH06104341A JPH06104341A JP4249697A JP24969792A JPH06104341A JP H06104341 A JPH06104341 A JP H06104341A JP 4249697 A JP4249697 A JP 4249697A JP 24969792 A JP24969792 A JP 24969792A JP H06104341 A JPH06104341 A JP H06104341A
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- H—ELECTRICITY
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】集積回路において、第1の金属配線とその上層
の第2の金属配線とを接続する際、第1金属配線に設計
余裕値を持たせなくても、接続孔開口時の異常エッチン
グによる第2金属配線と下層の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止し、配線の
高密度化や金属配線接続部周りの高信頼化を達成する。 【構成】第1金属配線13′の接続予定部の少なくとも
側面部の表面を露出させ、CVD法を用いて第1金属配
線の露出表面に選択的に高融点金属膜17を成長させる
ことにより接続予定部付近の幅を拡げ、層間絶縁膜18
を堆積した後に第1金属配線の接続予定部および/また
は高融点金属膜の表面が露出するようにRIEにより層
間絶縁膜に接続孔19を開口して第2金属配線20″を
形成することを特徴とする。
の第2の金属配線とを接続する際、第1金属配線に設計
余裕値を持たせなくても、接続孔開口時の異常エッチン
グによる第2金属配線と下層の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止し、配線の
高密度化や金属配線接続部周りの高信頼化を達成する。 【構成】第1金属配線13′の接続予定部の少なくとも
側面部の表面を露出させ、CVD法を用いて第1金属配
線の露出表面に選択的に高融点金属膜17を成長させる
ことにより接続予定部付近の幅を拡げ、層間絶縁膜18
を堆積した後に第1金属配線の接続予定部および/また
は高融点金属膜の表面が露出するようにRIEにより層
間絶縁膜に接続孔19を開口して第2金属配線20″を
形成することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体集積回路およびその製造方法に係り、特に第1の
金属配線とその上層の第2の金属配線との接続構造およ
びその形成方法に関する。
半導体集積回路およびその製造方法に係り、特に第1の
金属配線とその上層の第2の金属配線との接続構造およ
びその形成方法に関する。
【0002】
【従来の技術】半導体集積回路において、第1金属配線
上に第2金属配線を接続する場合、従来は、図6に示す
ように形成している。即ち、図6において、半導体基板
上の半導体導電膜41上の第1の層間絶縁膜42上に第
1金属配線43を形成した後に第2の層間絶縁膜44を
形成し、光蝕刻工程(PEP)および反応性イオンエッ
チング(RIE)により第2の層間絶縁膜44の一部
(第1金属配線43の接続予定部分に対応する部分)に
接続孔45を開口し、さらに、全面に第2金属膜を例え
ばスパッタ蒸着により形成した後にパターニングして上
記第1金属配線43にコンタクトした第2金属配線46
を形成している。この場合、従来は、接続孔開口用のマ
スクを第1金属配線43にアライメントする時のマスク
合わせずれを考慮して、図中に示すような設計余裕値a
を第1金属配線43が持つように形成している。
上に第2金属配線を接続する場合、従来は、図6に示す
ように形成している。即ち、図6において、半導体基板
上の半導体導電膜41上の第1の層間絶縁膜42上に第
1金属配線43を形成した後に第2の層間絶縁膜44を
形成し、光蝕刻工程(PEP)および反応性イオンエッ
チング(RIE)により第2の層間絶縁膜44の一部
(第1金属配線43の接続予定部分に対応する部分)に
接続孔45を開口し、さらに、全面に第2金属膜を例え
ばスパッタ蒸着により形成した後にパターニングして上
記第1金属配線43にコンタクトした第2金属配線46
を形成している。この場合、従来は、接続孔開口用のマ
スクを第1金属配線43にアライメントする時のマスク
合わせずれを考慮して、図中に示すような設計余裕値a
を第1金属配線43が持つように形成している。
【0003】図7は、第1金属配線43のパターンレイ
アウトの一例を示している。第1金属配線43における
第2金属配線46との接続部45”の周辺部は、前記し
たような設計余裕値a分だけ通常配線部の幅Wよりも太
めになっている。なお、図7中、dは隣り合う第1金属
配線43…の接続部周辺部の相互間隔、d´は隣り合う
第1金属配線43…の通常配線部の相互間隔である。
アウトの一例を示している。第1金属配線43における
第2金属配線46との接続部45”の周辺部は、前記し
たような設計余裕値a分だけ通常配線部の幅Wよりも太
めになっている。なお、図7中、dは隣り合う第1金属
配線43…の接続部周辺部の相互間隔、d´は隣り合う
第1金属配線43…の通常配線部の相互間隔である。
【0004】図8は、前記したような接続孔開口用マス
クの合わせずれを考慮した第1金属配線43の設計余裕
値aを零にした時にマスク合わせずれが生じた場合の断
面構造の一例を示している。これは、接続孔開口時のR
IEに際して第2の層間絶縁膜44を貫通して下層の半
導体導電膜41まで到達することにより、第2金属配線
46と半導体導電膜41とが電気的に短絡してしまうと
いう問題が生じている様子を示している。この場合、第
2金属配線46と第1金属配線43とのコンタクト面積
が減少してコンタクト抵抗が増大するなどの問題点も生
じている。
クの合わせずれを考慮した第1金属配線43の設計余裕
値aを零にした時にマスク合わせずれが生じた場合の断
面構造の一例を示している。これは、接続孔開口時のR
IEに際して第2の層間絶縁膜44を貫通して下層の半
導体導電膜41まで到達することにより、第2金属配線
46と半導体導電膜41とが電気的に短絡してしまうと
いう問題が生じている様子を示している。この場合、第
2金属配線46と第1金属配線43とのコンタクト面積
が減少してコンタクト抵抗が増大するなどの問題点も生
じている。
【0005】しかし、上記したように接続孔開口用マス
クの合わせずれを考慮して第1金属配線43に設計余裕
値aを持たせて形成することは、接続部相互が対向する
ようなパターンレイアウトをとる場合、第1金属配線4
3…の接続部周辺部の相互間隔dとして最小ピッチを保
つようにすると、通常配線部相互間隔d´は最小ピッチ
dよりも2aだけ大きくなってしまう。このことは、第
1金属配線配線43の高密度化を達成できなくなること
を意味する。近年、素子の微細化と共に第1金属配線幅
Wは確実にスケールダウンされてきているのに対して、
前記設計余裕値aの方はそれほどスケールダウンされな
いので、前記配線ピッチdに対する設計余裕値aの割合
は増加の一途を辿っている。
クの合わせずれを考慮して第1金属配線43に設計余裕
値aを持たせて形成することは、接続部相互が対向する
ようなパターンレイアウトをとる場合、第1金属配線4
3…の接続部周辺部の相互間隔dとして最小ピッチを保
つようにすると、通常配線部相互間隔d´は最小ピッチ
dよりも2aだけ大きくなってしまう。このことは、第
1金属配線配線43の高密度化を達成できなくなること
を意味する。近年、素子の微細化と共に第1金属配線幅
Wは確実にスケールダウンされてきているのに対して、
前記設計余裕値aの方はそれほどスケールダウンされな
いので、前記配線ピッチdに対する設計余裕値aの割合
は増加の一途を辿っている。
【0006】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路用金属配線の形成方法は、第2金属配線
と半導体導電膜とが電気的に短絡したり、第2金属配線
と第1金属配線とのコンタクト面積が減少してコンタク
ト抵抗が増大するなどの問題点を避けるために、接続孔
開口用マスクの合わせずれを考慮して第1金属配線に比
較的大きな設計余裕値aを持たせて形成する必要があ
り、配線の高密度化を達成できなくなるという問題があ
る。
半導体集積回路用金属配線の形成方法は、第2金属配線
と半導体導電膜とが電気的に短絡したり、第2金属配線
と第1金属配線とのコンタクト面積が減少してコンタク
ト抵抗が増大するなどの問題点を避けるために、接続孔
開口用マスクの合わせずれを考慮して第1金属配線に比
較的大きな設計余裕値aを持たせて形成する必要があ
り、配線の高密度化を達成できなくなるという問題があ
る。
【0007】本発明は上記の事情に鑑みてなされたもの
で、接続孔開口用のマスクを第1金属配線にアライメン
トする時のマスク合わせずれを考慮した第1金属配線の
設計余裕値を零にしても、つまり、第1金属配線に設計
余裕値を持たせなくても、接続孔開口時の異常エッチン
グによる第2金属配線と下層の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止でき、配線
の高密度化や配線接続部周りの高信頼化を達成し得る半
導体集積回路およびその製造方法を提供することを目的
とする。
で、接続孔開口用のマスクを第1金属配線にアライメン
トする時のマスク合わせずれを考慮した第1金属配線の
設計余裕値を零にしても、つまり、第1金属配線に設計
余裕値を持たせなくても、接続孔開口時の異常エッチン
グによる第2金属配線と下層の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止でき、配線
の高密度化や配線接続部周りの高信頼化を達成し得る半
導体集積回路およびその製造方法を提供することを目的
とする。
【0008】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に形成された第1の絶縁膜上の第1金
属配線と、この第1金属配線と上層の第2金属配線との
接続部を含む所定領域の第1金属配線の少なくとも側面
部に選択的に成長した高融点金属膜と、この高融点金属
膜を含む基板上を覆うように堆積形成され、上記第1金
属配線および/または上記高融点金属膜の表面が露出す
るように開口された接続孔を有する第2の絶縁膜と、上
記接続孔を通して前記第1金属配線および/または上記
高融点金属膜にコンタクトする第2金属配線とを具備す
ることを特徴とする。
は、半導体基板上に形成された第1の絶縁膜上の第1金
属配線と、この第1金属配線と上層の第2金属配線との
接続部を含む所定領域の第1金属配線の少なくとも側面
部に選択的に成長した高融点金属膜と、この高融点金属
膜を含む基板上を覆うように堆積形成され、上記第1金
属配線および/または上記高融点金属膜の表面が露出す
るように開口された接続孔を有する第2の絶縁膜と、上
記接続孔を通して前記第1金属配線および/または上記
高融点金属膜にコンタクトする第2金属配線とを具備す
ることを特徴とする。
【0009】また、本発明の半導体集積回路の製造方法
は、半導体基板上全面に第1の絶縁膜を形成する工程
と、上記第1の絶縁膜上に第1金属配線を形成する工程
と、基板上全面に第2の絶縁膜を形成する工程と、基板
上全面にフォトレジストを堆積し、前記第1金属配線の
上層金属配線との接続予定部を含む所定領域のフォトレ
ジストを除去する工程と、前記第1の絶縁膜に対するエ
ッチング選択比を有するエッチングガスを用いて前記第
1金属配線の接続予定部の少なくとも側面部の前記第2
の絶縁膜を除去することにより上記第1金属配線の表面
を露出させる工程と、気相成長法を用いて上記第1金属
配線の露出表面に選択的に高融点金属膜を成長させるこ
とにより第1金属配線の接続予定部付近の幅を拡げる工
程と、上記高融点金属膜を含む基板上の全面に第3の絶
縁膜を堆積する工程と、前記第1金属配線の接続予定部
および/または上記高融点金属膜の表面が露出するよう
に反応性イオンエッチング法を用いて上記第3の絶縁膜
に接続孔を開口する工程と、上記接続孔を通して前記第
1金属配線および/または上記高融点金属膜にコンタク
トする第2金属配線を形成する工程とを具備することを
特徴とする。
は、半導体基板上全面に第1の絶縁膜を形成する工程
と、上記第1の絶縁膜上に第1金属配線を形成する工程
と、基板上全面に第2の絶縁膜を形成する工程と、基板
上全面にフォトレジストを堆積し、前記第1金属配線の
上層金属配線との接続予定部を含む所定領域のフォトレ
ジストを除去する工程と、前記第1の絶縁膜に対するエ
ッチング選択比を有するエッチングガスを用いて前記第
1金属配線の接続予定部の少なくとも側面部の前記第2
の絶縁膜を除去することにより上記第1金属配線の表面
を露出させる工程と、気相成長法を用いて上記第1金属
配線の露出表面に選択的に高融点金属膜を成長させるこ
とにより第1金属配線の接続予定部付近の幅を拡げる工
程と、上記高融点金属膜を含む基板上の全面に第3の絶
縁膜を堆積する工程と、前記第1金属配線の接続予定部
および/または上記高融点金属膜の表面が露出するよう
に反応性イオンエッチング法を用いて上記第3の絶縁膜
に接続孔を開口する工程と、上記接続孔を通して前記第
1金属配線および/または上記高融点金属膜にコンタク
トする第2金属配線を形成する工程とを具備することを
特徴とする。
【0010】
【作用】上記したような金属配線接続構造およびその形
成方法によれば、接続孔開口用マスクの合わせずれを考
慮した第1金属配線の設計余裕値を零にしても、つま
り、第1金属配線に設計余裕値を持たせなくても、接続
孔開口時のエッチングは、第1金属配線の側面に成長さ
せた高融点金属膜で下げ止まり、下側の層間絶縁膜を異
常エッチングすることはない。従って、接続孔開口時の
異常エッチングによる第2金属配線と下層の半導体導電
膜との電気的短絡や、第2金属配線と第1金属配線との
コンタクト面積の減少によるコンタクト抵抗の増大を防
止し、配線の高密度化や配線接続部周りの高信頼化を達
成することが可能になる。
成方法によれば、接続孔開口用マスクの合わせずれを考
慮した第1金属配線の設計余裕値を零にしても、つま
り、第1金属配線に設計余裕値を持たせなくても、接続
孔開口時のエッチングは、第1金属配線の側面に成長さ
せた高融点金属膜で下げ止まり、下側の層間絶縁膜を異
常エッチングすることはない。従って、接続孔開口時の
異常エッチングによる第2金属配線と下層の半導体導電
膜との電気的短絡や、第2金属配線と第1金属配線との
コンタクト面積の減少によるコンタクト抵抗の増大を防
止し、配線の高密度化や配線接続部周りの高信頼化を達
成することが可能になる。
【0011】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図1及び図2を参照して、金属配線接続部の形
成工程の一例を説明する。まず、図1の(a)に示すよ
うに、半導体基板(例えばシリコン基板)11上に素子
を形成した後、全面に第1の層間絶縁膜12として、例
えばCVD酸化膜(酸化シリコン膜)を3000オング
ストロームとボロン・リン・シリケートガラス膜を80
00オングストロームを堆積する。次に、第1の層間絶
縁膜12の表面を平坦化した後、第1金属配線膜13と
して、例えばシリコン1%・銅0.5%を含むアルミニ
ウム合金膜をスパッタ蒸着し、続いて、プラズマ窒化膜
(シリコン窒化膜)14を1000オングストローム程
度堆積する。
明する。図1及び図2を参照して、金属配線接続部の形
成工程の一例を説明する。まず、図1の(a)に示すよ
うに、半導体基板(例えばシリコン基板)11上に素子
を形成した後、全面に第1の層間絶縁膜12として、例
えばCVD酸化膜(酸化シリコン膜)を3000オング
ストロームとボロン・リン・シリケートガラス膜を80
00オングストロームを堆積する。次に、第1の層間絶
縁膜12の表面を平坦化した後、第1金属配線膜13と
して、例えばシリコン1%・銅0.5%を含むアルミニ
ウム合金膜をスパッタ蒸着し、続いて、プラズマ窒化膜
(シリコン窒化膜)14を1000オングストローム程
度堆積する。
【0012】次に、図1の(b)に示すように、PEP
およびRIEを用いて第1のプラズマ窒化膜14および
第1金属配線13膜をパターニング加工し、第1のプラ
ズマ窒化膜14”および第1金属配線13”を得る。次
に、基板上全面に第2のプラズマ窒化膜15を1000
オングストローム程度堆積する。
およびRIEを用いて第1のプラズマ窒化膜14および
第1金属配線13膜をパターニング加工し、第1のプラ
ズマ窒化膜14”および第1金属配線13”を得る。次
に、基板上全面に第2のプラズマ窒化膜15を1000
オングストローム程度堆積する。
【0013】次に、図1の(c)に示すように、基板上
全面にフォトレジスト16を堆積し、前記第1金属配線
13”と上層の第2金属配線(後出20”)との接続予
定部を含む所定領域のフォトレジストをPEPを用いて
除去する。次に、前記第1の層間絶縁膜12に対するエ
ッチング選択比を有するエッチングガスを用いた等方性
のケミカルドライエッチング(CDE)により、第1金
属配線13”の接続予定部の側面部の第2のプラズマ窒
化膜15を除去することにより第1金属配線13”の表
面を露出させる。
全面にフォトレジスト16を堆積し、前記第1金属配線
13”と上層の第2金属配線(後出20”)との接続予
定部を含む所定領域のフォトレジストをPEPを用いて
除去する。次に、前記第1の層間絶縁膜12に対するエ
ッチング選択比を有するエッチングガスを用いた等方性
のケミカルドライエッチング(CDE)により、第1金
属配線13”の接続予定部の側面部の第2のプラズマ窒
化膜15を除去することにより第1金属配線13”の表
面を露出させる。
【0014】次に、図1の(d)に示すように、前記フ
ォトレジスト16の残存部分を除去した後、例えばWF
6 /SiH4 ガスを用いて気相成長(CVD)法により
上記第1金属配線13”の露出表面に選択的に高融点金
属膜(本例ではタングステン膜)17を成長させること
により第1金属配線13”の接続予定部付近の幅を拡げ
る。この時点での配線接続部周辺の構造を鳥観した様子
を図3に示している。
ォトレジスト16の残存部分を除去した後、例えばWF
6 /SiH4 ガスを用いて気相成長(CVD)法により
上記第1金属配線13”の露出表面に選択的に高融点金
属膜(本例ではタングステン膜)17を成長させること
により第1金属配線13”の接続予定部付近の幅を拡げ
る。この時点での配線接続部周辺の構造を鳥観した様子
を図3に示している。
【0015】次に、図2の(a)に示すように、基板上
全面に第2の層間絶縁膜18として例えばプラズマ酸化
膜(酸化シリコン膜)を堆積し、その表面を平坦化す
る。次に、RIEを用いて前記第1金属配線13”の接
続予定部および/または高融点金属膜17の表面が露出
するように上記第2の層間絶縁膜18に接続孔(VIA
コンタクトホール)19を開口する。この場合、上記接
続孔19の大きさは、第1金属配線13”の幅と同等か
それ以上である。次に、基板上全面(上記接続孔19の
内部を含む。)に第2金属配線膜として例えばアルミニ
ウム合金膜をスパッタ蒸着した後にPEPおよびRIE
を用いてパターニング加工することにより、上記接続孔
19を通して前記第1金属配線13”および/または高
融点金属膜17にコンタクトする第2金属配線20”を
得る。
全面に第2の層間絶縁膜18として例えばプラズマ酸化
膜(酸化シリコン膜)を堆積し、その表面を平坦化す
る。次に、RIEを用いて前記第1金属配線13”の接
続予定部および/または高融点金属膜17の表面が露出
するように上記第2の層間絶縁膜18に接続孔(VIA
コンタクトホール)19を開口する。この場合、上記接
続孔19の大きさは、第1金属配線13”の幅と同等か
それ以上である。次に、基板上全面(上記接続孔19の
内部を含む。)に第2金属配線膜として例えばアルミニ
ウム合金膜をスパッタ蒸着した後にPEPおよびRIE
を用いてパターニング加工することにより、上記接続孔
19を通して前記第1金属配線13”および/または高
融点金属膜17にコンタクトする第2金属配線20”を
得る。
【0016】なお、図2の(b)は、上記接続孔19を
開口するために使用されるマスクを第1金属配線13”
にアライメントする時にマスク合わせずれが生じた場合
の断面構造の一例を示している。この場合、接続孔開口
のためのエッチングは、第1金属配線13”の側面に成
長させた高融点金属膜17で下げ止まり、下側の第1の
層間絶縁膜12が異常エッチングされることはない。
開口するために使用されるマスクを第1金属配線13”
にアライメントする時にマスク合わせずれが生じた場合
の断面構造の一例を示している。この場合、接続孔開口
のためのエッチングは、第1金属配線13”の側面に成
長させた高融点金属膜17で下げ止まり、下側の第1の
層間絶縁膜12が異常エッチングされることはない。
【0017】図2の(a)あるいは(b)に示したよう
に形成された配線接続構造は、半導体基板11上に形成
された第1の層間絶縁膜12上の第1金属配線13”
と、この第1金属配線13”と上層の第2金属配線2
0”との接続部を含む所定領域の第1金属配線13”の
少なくとも側面部に選択的に成長した高融点金属膜17
と、この高融点金属膜17を含む基板上を覆うように堆
積形成され、上記第1金属配線13”および/または上
記高融点金属膜17の表面が露出するように開口された
接続孔19(その大きさは、第1金属配線13”の幅と
同等かそれ以上である)を有する第2の層間絶縁膜18
と、上記接続孔19を通して前記第1金属配線13”お
よび/または上記高融点金属膜17にコンタクトする第
2金属配線20”とを具備している。
に形成された配線接続構造は、半導体基板11上に形成
された第1の層間絶縁膜12上の第1金属配線13”
と、この第1金属配線13”と上層の第2金属配線2
0”との接続部を含む所定領域の第1金属配線13”の
少なくとも側面部に選択的に成長した高融点金属膜17
と、この高融点金属膜17を含む基板上を覆うように堆
積形成され、上記第1金属配線13”および/または上
記高融点金属膜17の表面が露出するように開口された
接続孔19(その大きさは、第1金属配線13”の幅と
同等かそれ以上である)を有する第2の層間絶縁膜18
と、上記接続孔19を通して前記第1金属配線13”お
よび/または上記高融点金属膜17にコンタクトする第
2金属配線20”とを具備している。
【0018】図4は、第1金属配線13”…のパターン
レイアウトの一例を示している。Wは第1金属配線1
3”の幅、d”は隣り合う第1金属配線13”の相互間
隔、19”は第1金属配線13”と第2金属配線20”
との接続部である。
レイアウトの一例を示している。Wは第1金属配線1
3”の幅、d”は隣り合う第1金属配線13”の相互間
隔、19”は第1金属配線13”と第2金属配線20”
との接続部である。
【0019】上記したような金属配線接続構造およびそ
の形成方法によれば、接続孔開口用マスクの合わせずれ
を考慮した第1金属配線の設計余裕値を零にしても、つ
まり、第1金属配線に設計余裕値を持たせなくても、接
続孔開口時のエッチングは、第1金属配線の側面に成長
させた高融点金属膜で下げ止まり、下側の層間絶縁膜を
異常エッチングすることはない。換言すれば、第1金属
配線の側面に成長させた高融点金属膜が接続孔開口用マ
スクの合わせずれを考慮した第1金属配線の設計余裕と
しての役割を果たしている。しかも、この設計余裕に相
当するものが、第1金属配線の加工時ではなく、後工程
での高融点金属膜の選択成長により形成されるので、第
1金属配線の配線ピッチが第1金属配線加工時のリソグ
ラフィによって制限されることはない。従って、接続孔
開口時の異常エッチングによる第2金属配線と下層の半
導体基板に形成された素子部の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止することが
でき、配線の高密度化や配線接続部周りの高信頼化を達
成することができる。また、第1金属配線の接続部付近
にのみ高融点金属膜を選択的に成長させることにより、
隣り合う第1金属配線間の容量の増大を抑制している。
の形成方法によれば、接続孔開口用マスクの合わせずれ
を考慮した第1金属配線の設計余裕値を零にしても、つ
まり、第1金属配線に設計余裕値を持たせなくても、接
続孔開口時のエッチングは、第1金属配線の側面に成長
させた高融点金属膜で下げ止まり、下側の層間絶縁膜を
異常エッチングすることはない。換言すれば、第1金属
配線の側面に成長させた高融点金属膜が接続孔開口用マ
スクの合わせずれを考慮した第1金属配線の設計余裕と
しての役割を果たしている。しかも、この設計余裕に相
当するものが、第1金属配線の加工時ではなく、後工程
での高融点金属膜の選択成長により形成されるので、第
1金属配線の配線ピッチが第1金属配線加工時のリソグ
ラフィによって制限されることはない。従って、接続孔
開口時の異常エッチングによる第2金属配線と下層の半
導体基板に形成された素子部の半導体導電膜との電気的
短絡や、第2金属配線と第1金属配線とのコンタクト面
積の減少によるコンタクト抵抗の増大を防止することが
でき、配線の高密度化や配線接続部周りの高信頼化を達
成することができる。また、第1金属配線の接続部付近
にのみ高融点金属膜を選択的に成長させることにより、
隣り合う第1金属配線間の容量の増大を抑制している。
【0020】なお、上記実施例では、第1のプラズマ窒
化膜14”を設けておき、第1金属配線13”の接続予
定部の側面部のみの表面を露出させて高融点金属膜17
を成長させたが、図5に示すように、第1のプラズマ窒
化膜14”を設けないで第1金属配線13”の接続予定
部の上面部の表面も露出させて高融点金属膜17を成長
させることにより、第1金属配線13”の接続予定部の
上面部および側面部を高融点金属膜17が覆うようにし
てもよい。
化膜14”を設けておき、第1金属配線13”の接続予
定部の側面部のみの表面を露出させて高融点金属膜17
を成長させたが、図5に示すように、第1のプラズマ窒
化膜14”を設けないで第1金属配線13”の接続予定
部の上面部の表面も露出させて高融点金属膜17を成長
させることにより、第1金属配線13”の接続予定部の
上面部および側面部を高融点金属膜17が覆うようにし
てもよい。
【0021】
【発明の効果】上述したように本発明によれば、第1金
属配線に設計余裕値を持たせなくても、接続孔開口時の
異常エッチングによる第2金属配線と半導体導電膜との
電気的短絡や、第2金属配線と第1金属配線とのコンタ
クト面積の減少によるコンタクト抵抗の増大を防止し、
配線の高密度化や配線接続部周りの高信頼化を達成し得
る半導体集積回路およびその製造方法を実現することが
できる。
属配線に設計余裕値を持たせなくても、接続孔開口時の
異常エッチングによる第2金属配線と半導体導電膜との
電気的短絡や、第2金属配線と第1金属配線とのコンタ
クト面積の減少によるコンタクト抵抗の増大を防止し、
配線の高密度化や配線接続部周りの高信頼化を達成し得
る半導体集積回路およびその製造方法を実現することが
できる。
【図1】本発明の一実施例における金属配線接続部の形
成工程の一例を示す断面図。
成工程の一例を示す断面図。
【図2】本発明の一実施例における金属配線接続部の形
成工程の一例を示す断面図。
成工程の一例を示す断面図。
【図3】図1の(d)中の配線接続部周辺の構造を示す
斜視図。
斜視図。
【図4】本発明の一実施例における第1金属配線部のパ
ターンレイアウトの一例を示す平面図。
ターンレイアウトの一例を示す平面図。
【図5】本発明の他の実施例における配線接続部周辺の
構造を示す斜視図。
構造を示す斜視図。
【図6】従来の半導体集積回路における第1金属配線部
の周辺を示す断面図。
の周辺を示す断面図。
【図7】従来の半導体集積回路における第1金属配線部
のパターンレイアウトの一例を示す平面図。
のパターンレイアウトの一例を示す平面図。
【図8】従来の半導体集積回路において第1金属配線に
設計余裕値を零にした時にマスク合わせずれが生じた場
合の第1金属配線部の周辺を示す断面図。
設計余裕値を零にした時にマスク合わせずれが生じた場
合の第1金属配線部の周辺を示す断面図。
11…半導体基板、12…第1の層間絶縁膜、13”…
第1金属配線、17…高融点金属膜、18…第2の層間
絶縁膜、19…接続孔、20”…第2金属配線。
第1金属配線、17…高融点金属膜、18…第2の層間
絶縁膜、19…接続孔、20”…第2金属配線。
Claims (6)
- 【請求項1】 半導体基板上に形成された第1の絶縁膜
上の第1金属配線と、 この第1金属配線と上層の第2金属配線との接続部を含
む所定領域の第1金属配線の少なくとも側面部に選択的
に成長した高融点金属膜と、 この高融点金属膜を含む基板上を覆うように堆積形成さ
れ、上記第1金属配線および/または上記高融点金属膜
の表面が露出するように開口された接続孔を有する第2
の絶縁膜と、 上記接続孔を通して前記第1金属配線および/または上
記高融点金属膜にコンタクトする第2金属配線とを具備
することを特徴とする半導体集積回路。 - 【請求項2】 前記高融点金属膜はタングステン膜であ
ることを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 前記接続孔の大きさが前記第1金属配線
の幅と同等かそれ以上であることを特徴とする請求項1
または2記載の半導体集積回路。 - 【請求項4】 半導体基板上全面に第1の絶縁膜を形成
する工程と、 上記第1の絶縁膜上に第1金属配線を形成する工程と、 基板上全面に第2の絶縁膜を形成する工程と、 基板上全面にフォトレジストを堆積し、前記第1金属配
線の上層金属配線との接続予定部を含む所定領域のフォ
トレジストを除去する工程と、 前記第1の絶縁膜に対するエッチング選択比を有するエ
ッチングガスを用いて前記第1金属配線の接続予定部の
少なくとも側面部の前記第2の絶縁膜を除去することに
より上記第1金属配線の表面を露出させる工程と、 気相成長法を用いて上記第1金属配線の露出表面に選択
的に高融点金属膜を成長させることにより第1金属配線
の接続予定部付近の幅を拡げる工程と、 上記高融点金属膜を含む基板上全面に第3の絶縁膜を堆
積する工程と、 前記第1金属配線の接続予定部および/または上記高融
点金属膜の表面が露出するように反応性イオンエッチン
グ法を用いて上記第3の絶縁膜に接続孔を開口する工程
と、 上記接続孔を通して前記第1金属配線および/または上
記高融点金属膜にコンタクトする第2金属配線を形成す
る工程とを具備することを特徴とする半導体集積回路の
製造方法。 - 【請求項5】 前記高融点金属膜はタングステン膜であ
ることを特徴とする請求項4記載の半導体集積回路の製
造方法。 - 【請求項6】 前記接続孔の大きさが前記第1金属配線
の幅と同等かそれ以上であることを特徴とする請求項4
または5記載の半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249697A JPH06104341A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路およびその製造方法 |
| US08/121,554 US5350712A (en) | 1992-09-18 | 1993-09-16 | Method of manufacturing a semiconductor IC device having multilayer interconnection structure |
| KR93018765A KR970006731B1 (en) | 1992-09-18 | 1993-09-17 | Method of manufacturing a semiconductor ic device having multilayer interconnection structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249697A JPH06104341A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104341A true JPH06104341A (ja) | 1994-04-15 |
Family
ID=17196863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249697A Pending JPH06104341A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5350712A (ja) |
| JP (1) | JPH06104341A (ja) |
| KR (1) | KR970006731B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858875A (en) * | 1995-02-03 | 1999-01-12 | National Semiconductor Corporation | Integrated circuits with borderless vias |
| US5656543A (en) * | 1995-02-03 | 1997-08-12 | National Semiconductor Corporation | Fabrication of integrated circuits with borderless vias |
| US5757077A (en) * | 1995-02-03 | 1998-05-26 | National Semiconductor Corporation | Integrated circuits with borderless vias |
| US5494848A (en) * | 1995-03-17 | 1996-02-27 | Taiwan Semiconductor Manufacturing Co. | Buried contact trench process |
| US5607881A (en) * | 1995-09-25 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of reducing buried contact resistance in SRAM |
| US5904559A (en) * | 1996-03-06 | 1999-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three dimensional contact or via structure with multiple sidewall contacts |
| US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| US5654231A (en) * | 1996-03-25 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of eliminating buried contact trench in SRAM technology |
| US5789317A (en) * | 1996-04-12 | 1998-08-04 | Micron Technology, Inc. | Low temperature reflow method for filling high aspect ratio contacts |
| US5652152A (en) * | 1996-04-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte, Ltd. | Process having high tolerance to buried contact mask misalignment by using a PSG spacer |
| US5756396A (en) * | 1996-05-06 | 1998-05-26 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect |
| US5846860A (en) * | 1996-06-24 | 1998-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making buried contact in DRAM technology |
| US5916453A (en) * | 1996-09-20 | 1999-06-29 | Fujitsu Limited | Methods of planarizing structures on wafers and substrates by polishing |
| JP3050161B2 (ja) | 1997-04-18 | 2000-06-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5930633A (en) * | 1997-07-23 | 1999-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated butt-contact process in shallow trench isolation |
| US5891799A (en) * | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
| US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
| US6242302B1 (en) * | 1998-09-03 | 2001-06-05 | Micron Technology, Inc. | Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry |
| US7328419B2 (en) * | 2002-11-19 | 2008-02-05 | Cadence Design Systems, Inc. | Place and route tool that incorporates a metal-fill mechanism |
| US7287324B2 (en) * | 2002-11-19 | 2007-10-30 | Cadence Design Systems, Inc. | Method, system, and article of manufacture for implementing metal-fill on an integrated circuit |
| US7231624B2 (en) * | 2002-11-19 | 2007-06-12 | Cadence Design Systems, Inc. | Method, system, and article of manufacture for implementing metal-fill with power or ground connection |
| KR100796502B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119851A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 多層配線構造の製造方法 |
| US4968644A (en) * | 1986-06-16 | 1990-11-06 | At&T Bell Laboratories | Method for fabricating devices and devices formed thereby |
| JP2988943B2 (ja) * | 1989-07-27 | 1999-12-13 | 株式会社東芝 | 配線接続孔の形成方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| US5100838A (en) * | 1990-10-04 | 1992-03-31 | Micron Technology, Inc. | Method for forming self-aligned conducting pillars in an (IC) fabrication process |
| US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
-
1992
- 1992-09-18 JP JP4249697A patent/JPH06104341A/ja active Pending
-
1993
- 1993-09-16 US US08/121,554 patent/US5350712A/en not_active Expired - Lifetime
- 1993-09-17 KR KR93018765A patent/KR970006731B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970006731B1 (en) | 1997-04-29 |
| US5350712A (en) | 1994-09-27 |
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