JPH06104398A

JPH06104398A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH06104398A
Application number: JP4275125A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】信頼性の高いメモリセル構造を提供する。【構成】ＤＲＡＭでは、Ｓｉ基板にＭＯＳトランジスタ
とキャパシタとからなるメモリセルが配列形成される。
基板は、第１Ｓｉ基板１及び絶縁膜２を介してこれと接
合された第２Ｓｉ基板３とからなる。第１基板１は全メ
モリセルに共通電位を与えるキャパシタ電極として機能
する。ＭＯＳトランジスタは第２基板３に形成される。
キャパシタは絶縁膜２貫通するように形成される。キャ
パシタは、ＭＯＳトランジスタのソースまたはドレイン
１９の一方と電気的に接続される蓄積電極１３と、第１
基板１と蓄積電極１３との間に配設されたキャパシタ絶
縁膜１２とを具備する。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に微細化に適したダイナミック型ＲＡＭ（ＤＲＡＭ）
のメモリ構造及びその製造方法に関する。

【０００２】

【従来の技術】１個のＭＯＳトランジスタと１個のキャ
パシタとによりメモリセルを構成する、いわゆるＭＯＳ
型ＤＲＡＭは高集積化の一途をたどっている。高集積化
に伴って情報を記憶するキャパシタの面積が減少し、従
って蓄積される電荷量が減少する。この結果、センス・
アンプのノイズマージンが弱くなりメモリ内容が誤って
読み出されたり、α線等の放射線によりメモリ内容が破
壊されるといった問題が生じている。

【０００３】この様な問題点を解決するため、キャパシ
タ領域に溝（トレンチ）を堀って占有面積を拡大するこ
となく、実効的に表面積を大きくしてキャパシタ容量を
増大させ、これにより蓄積容量を増大させる方法が提案
されている。

【０００４】しかし、この方法においても次のような問
題がある。

【０００５】プレート電極がシリコン基板面より上に出
ているので、微細化が進行した時にこの段差が原因でＭ
ＯＳトランジスタのゲート電極（ワード線）同士のショ
ートが起こり、ゲート電極の加工が非常に難しい。

【０００６】Ｓｉ基板側に電荷を蓄積する構造のため、
溝形成時のエッチングダメージ等の除去が難かしく、キ
ャパシタ耐圧の劣化や接合リークの増大が生じ、メモリ
セルのポーズ時間が劣化する。

【０００７】また、この種のメモリセルの中で、基板を
共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極
を埋め込み形成し、その上部にＭＯＳトランジスタを形
成する構造が、高集積化を達成できるものとして注目さ
れている（例えば、ＩＥＤＭ８８；Ｐ．５８８〜５９
１）。この構造のメモリセルは、キャパシタの上にＭＯ
Ｓトランジスタがありメモリセル面積を小さくすること
に有効である。

【０００８】しかし、この構造では次のような問題があ
る。

【０００９】埋込みプレート電極とＭＯＳトランジスタ
の基板とがｐｎ接合で結合しているため、プレート電圧
（Ｖ_PL）とＭＯＳトランジスタの基板バイアス電圧（Ｖ
_sub）とを任意に選べず（例えばＶ_PL＝１／２Ｖcc＝約
−１．５Ｖ、Ｖ_sub＝＋１．５Ｖ）、ＭＯＳトランジス
タのカットオフ特性やキャパシタ絶縁膜の信頼性を著し
く低下させる。

【００１０】現在のところ不安定で且つ工程そのものに
長時間を要するエピタキシャル成長工程を３回も用いる
など、工程の歩留り及び工期を著しく低下させ、大容量
ＤＲＡＭの実現には不向きである。

【００１１】また、ＤＲＡＭのさらなる高集積化を図る
ためのメモリセル構造として、半導体基板をエッチング
してＳｉ柱を形成し、このＳｉ柱の下部にキャパシタ、
上部にトランジスタを形成するものが種々提案されてい
る（例えば、ＩＥＤＭ’８９，Ｐ．２３〜２６）。この
構造は、１つのＳｉ柱の下部側面にキャパシタが、さら
にその上部に縦型のＭＯＳトランジスタが形成された三
次元構造のメモリセルである。

【００１２】しかし、この構造では次のような問題があ
る。

【００１３】プレート電極をＳｉ柱の途中まで埋め込み
形成することが必要で、製造上非常に難しく、製品の歩
留りが上がらない。

【００１４】隣接するＳｉ柱どうしの分離がいわゆるト
レンチ分離となり、細くて深い溝のため、底部のエッチ
ングダメージの除去が困難となるか、或いは、埋込み材
の熱処理時のストレスにより接合リークが発生する。こ
のため、メモリとしてのデータ保持特性が劣化するなど
信頼性を著しく低下させる。

【００１５】

【発明が解決しようとする課題】そこで本発明の目的
は、プレート電極を基板の中に埋め込み、Ｓｉ表面の段
差を減少させ、ゲート電極、ビット線等の加工を容易に
することにある。

【００１６】本発明の別の目的は、ＭＯＳトランジスタ
やキャパシタの蓄積電極を基板から完全に絶縁し、α線
等によるソフトエラーを防ぐ構造を提供することにあ
る。

【００１７】本発明のさらに別の目的は、ＭＯＳトラン
ジスタが薄膜ＳＯＩ構造となっているためショートチャ
ネル効果がおこりにくく、ビット線コンタクトの拡散層
リークも小さいため、非常にデータ保持時間（ポーズ・
タイム）の長いメモリセル構造を提供することにある。

【００１８】本発明のさらに別の目的は、キャパシタ絶
縁膜に印加される電界を小さくでき、信頼性を向上させ
ることができ、且つＭＯＳトランジスタのカットオフ特
性も改善できる基板電極型の溝堀りキャパシタ構造をも
つメモリセル構造を提供することにある。

【００１９】本発明のさらに別の目的は、メモリセル領
域では素子分離が必要なく、微細なメモリセル面積の三
次元構造をなし、且つ信頼性の高いメモリセル構造を提
供することにある。［発明の構成］

【００２０】

【課題を解決するための手段】本発明の第１の視点に係
るＤＲＡＭは、メモリセル領域内の基板中に絶縁膜が形
成され、その絶縁膜をつき抜けてキャパシタとなる溝が
形成されている。溝の内壁には、メモリセルで共通の電
位が与えられるプレート電極として働く導電膜が形成さ
れる。さらに溝の中には、ＭＯＳトランジスタの拡散層
領域の一部と電気的に接続された蓄積電極が、前記導電
膜の表面に形成されたキャパシタ絶縁膜を介して埋込み
形成されている。そして、平坦部領域にＭＯＳトランジ
スタ、ビット線コンタクト及びそれらを電気的に接続す
るビット線が形成される。

【００２１】この構造を得る製造方法は、まず基板中に
絶縁膜を形成した後、この絶縁膜を貫通して所望の溝を
形成し、この溝の内壁面に第１導体膜を堆積する。次に
この第１導体膜を溝の内溝にのみ残置する様に加工し、
下部Ｓｉ基板と電気的に接続される様にする。この第１
導体膜はプレート電極となる。この第１導体膜表面にキ
ャパシタ絶縁膜を形成し、第２導体膜の堆積、パターニ
ングにより蓄積電極を形成する。このとき、第２導体膜
の堆積前にＭＯＳトランジスタのソースまたはドレイン
拡散の一方の一部を露出させておき、ＭＯＳトランジス
タのソースまたはドレインの一部と第２導体膜が電気的
に接続される様に溝の中に埋込み形成する。

【００２２】本発明の第２の視点に係るＤＲＡＭは、基
板電極型の溝堀りキャパシタ構造を有し、ＭＯＳトラン
ジスタを形成する領域はキャパシタ領域とは完全に分離
されている。キャパシタのプレート電極には例えば１．
５Ｖなどの任意の電圧を印加することができる構造とな
っており、またキャパシタ面積を増加させるためキャパ
シタはＭＯＳトランジスタ領域の下にも形成されてい
る。

【００２３】本発明の第３の視点に係るＤＲＡＭは、基
板電極型の溝堀りキャパシタ構造と、そのキャパシタ電
極の上に形成されたＳｉ柱形状の縦型ＭＯＳトランジス
タをもったメモリセル構造を有している。ＭＯＳトラン
ジスタを形成する領域は基板と完全に分離されていて、
ソースまたはドレイン領域の一部がキャパシタ電極の一
方と電気的に接続されている。

【００２４】この構造を得る製造方法は、Ｓｉ基板にキ
ャパシタを形成する工程と、前記キャパシタのメモリセ
ル毎に独立したキャパシタ電極側とＭＯＳトランジスタ
のソースまたはドレインの一方の電極と接続するための
接続部を前記キャパシタ部の上に形成する工程と、前記
キャパシタ部の上方に縦型のＭＯＳトランジスタを形成
する工程とを備える。

【００２５】

【作用】本発明の第１の視点に係る構造では、次のよう
な作用が得られる。

【００２６】共通キャパシタ電極（プレート電極）が溝
の中に埋め込まれた構造なので素子の段差（凸凹）が小
さくなり、ワード線やビット線の加工が容易となり素子
製造上の歩留りが向上する。

【００２７】ＭＯＳトランジスタ領域は基板と完全に絶
縁されており、α線等の入射によって基板中１０〜２０
μｍ程度の場所に発生するエレクトロンの影響を防ぐこ
とができる。

【００２８】ＭＯＳトランジスタは薄いＳＯＩ構造とな
っているので、ソース、ドレイン拡散層は基板中の絶縁
膜に達しソース、ドレイン間のパンチスルーがおこりに
くく微細なＭＯＳトランジスタを実現できる。

【００２９】本発明の第２の視点に係る構造では、次の
ような作用が得られる。

【００３０】キャパシタ共通電極（プレート電極）がＭ
ＯＳトランジスタ基板と完全に分離されているため、従
来のメモリセルと同じ１／２Ｖcc方式が使え、キャパシ
タ絶縁膜にかかる電界を小さくでき信頼性を向上でき
る。

【００３１】キャパシタとなる溝領域がＭＯＳトランジ
スタの下にも形成できるので面積の有効活用ができ微細
なセル面積でも大きな蓄積容量を得ることができる。

【００３２】ＭＯＳトランジスタ部はいわゆる薄膜ＳＯ
Ｉのトランジスタとなっているためにカットオフ特性が
良く、ショートチャネル効果等が小さい。また素子間の
分離やｐチャネル、ｎチャネルトランジスタのためのウ
ェル形成などが必要ないため、工程を簡略化できる。

【００３３】エピタキシャル成長などの安定しにくい工
程を使わないでメモリセルが形成できる構造のため製造
が容易である。

【００３４】本発明の第３の視点に係る構造では、次の
ような作用が得られる。

【００３５】ＭＯＳトランジスタとキャパシタは縦方向
に積層された構造のため、キャパシタ部の面積を最大限
大きく取れ、かつメモリセルの占有面積を小さくでき、
高密度ＤＲＡＭに適する。

【００３６】キャパシタ形成は、全面に溝を形成し、キ
ャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単
な工程であるので、製造工程の安定化、従来の縦積み構
造に比べて工程の短縮化が図れる。

【００３７】ＭＯＳトランジスタは縦型構造であるの
で、微細化のためにチャネル長を極端に短くする必要が
ない。これによりショートチャネル効果が起こらない程
度にチャネル長を長くできるため、ＭＯＳトランジスタ
の動作の安定化が達成できる。

【００３８】従来の積層型のメモリセルのようにＳｉ柱
の底部での隣接するメモリセル域の分離が必要でないた
めに工程が簡略化できる。これは、キャパシタが基板側
を共通電極とした基板プレート方式であるためであり、
蓄積電極の加工がそのまま各キャパシタの分離となって
いること、またＭＯＳトランジスタはＳｉ柱を用いた縦
型トランジスタであるため、絶縁膜の上に形成されたＳ
ｉ柱利用のＭＯＳトランジスタは分離を必要としないこ
とによっている。

【００３９】基板が共通電極となっており、またＭＯＳ
トランジスタ部は基板と完全に絶縁分離されているので
α線等によるソフトエラーに非常に強い。

【００４０】周辺回路にもセルのトランジスタと同様の
構造のＭＯＳトランジスタと接続層及び引き出し層が使
用できるため周辺回路の微細化も同時に達成できる。

【００４１】

【実施例】以下本発明を図示の実施例に沿って説明す
る。

【００４２】図１（ａ）、（ｂ）、（ｃ）は、本発明の
第１実施例に係るＤＲＡＭの隣接する２ビット分を示す
平面図（ａ）、そのＢ−Ｂ断面図（ｂ）、及びそのＣ−
Ｃ断面図（ｃ）である。

【００４３】例えば、厚さ０．１μｍ程度の薄いｐ型
（１００）で、比抵抗５Ωｃｍ程度のＳｉ基板３と、比
抵抗が０．１Ωｃｍ程度のｎ型（１００）のＳｉ基板１
との間に絶縁膜層２が形成されていて、メモリセル領域
内に溝（トレンチ）がＳｉ基板３及び前記絶縁膜２を突
き抜けてＳｉ基板１に達する様に形成されている。さら
に、溝内部には、第１多結晶Ｓｉ膜によるプレート電極
９がメモリセル毎に形成され、Ｓｉ基板１と溝底部で電
気的に接続されている。さらに、溝の中のプレート電極
９の表面には、キャパシタ絶縁膜１２を介して第２、第
３多結晶Ｓｉ膜からなる蓄積電極１３、１５が埋込み形
成されている。キャパシタ絶縁膜１２は、この実施例で
は、ＣＶＤ法により堆積したＳｉ₃Ｎ₄膜とその表面を
酸化したいわゆるＮＯ膜である。プレート電極９は複数
のメモリセル毎に共通配設されている。またキャパシタ
領域に隣接する位置にはゲート酸化膜１７を介して第４
多結晶Ｓｉ膜からなるゲート電極１８が配設され、各ゲ
ート電極に自己整合的にソース、ドレインのｎ型拡散層
１９が形成されて、ＭＯＳトランジスタが構成されてい
る。

【００４４】第２多結晶シリコン膜１５の中の不純物が
拡散されて、ｎ型拡散層１９と一体化されるｎ型拡散層
１５ｄが上部基板の側面領域が露出した領域に形成され
ている。即ち、蓄積電極１３は、溝の上部側面でＭＯＳ
トランジスタの拡散層１９と、第２多結晶シリコン膜１
５及びｎ型拡散層１５ｄを介して電気的に接続される。
２１はＣＶＤ法で堆積した絶縁膜であり、これにコンタ
クト孔が開けられてＭＯＳトランジスタの拡散層１９に
接続されるビット線２２が配設されている。２４は保護
膜である。

【００４５】次にこのＤＲＡＭの製造工程について説明
する。図２（ａ）、（ｂ）〜図９（ａ）、（ｂ）は、製
造工程における図１（ａ）、（ｂ）に対応する平面図及
び断面図である。

【００４６】具体的にその製造工程を説明すると、ま
ず、不純物濃度１×１０¹⁹ｃｍ^-3程度のｎ型Ｓｉ基板１
上に厚さ３μｍ程度のＳｉＯ₂層２をもち、その上に厚
さ１００ｎｍ程度で不純物濃度５×１０¹⁵ｃｍ^-3程度の
ｐ型（１００）Ｓｉ層３をもつ積層構造基板を用意す
る。この様な積層構造基板を用意するには、いくつかの
方法があるが、ここではその中の代表的な方法を説明す
る。

【００４７】まず２枚のＳｉ基板１、３を用意する。そ
のうちの１枚はメモリセル及びその駆動回路を形成する
ものである。次に通常のウェット酸化により各Ｓｉ基板
の表面に厚さ１．５μｍ程度の熱酸化膜２（２ａ、２
ｂ）を形成し、プレート電極となるＳｉ基板１と重ね合
わせる。この時、例えばＳｉ基板１、３の間にパルス状
の電圧（±１００〜±５００Ｖ）を加えて、例えば１０
^-1Ｐａ程度に減圧して接着する。このとき基板を８００
℃程度に加熱してもよい。

【００４８】この様にして２枚のＳｉ基板を接続した
後、Ｓｉ基板３の側から通常の研磨を行ない薄膜化す
る。研磨には通常の物理的研磨とエッチング液としてフ
ッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する
化学的研磨とを組み合わせて行なってもよい。最後に通
常のＳｉ基板と同じようにして表面の鏡面研磨を行な
い、Ｓｉ基板１上に酸化膜２（トータル３μｍ程度）、
薄膜のｐ型層３が順次積層されたＳｉ基板を得ることが
できる。

【００４９】この他にこの様な積層構造基板を得るため
に、レーザーアニール法を用いて固相エピタキシャル成
長技術を用いてもよい。また、いわゆるＳＩＭＯＸ法
（酸素のイオン注入後に高温処理を行い、イオン注入層
を酸化膜層に変える技術）を用いてもよい。

【００５０】いずれの場合も、ＳｉＯ₂膜層２の厚さ
は、キャパシタ容量の確保の点から所望の厚さ、例えば
３μｍ程度にする。

【００５１】次にＳｉ基板３の表面に熱酸化法により２
０ｎｍ程度の酸化膜４、ＣＶＤ法により膜厚１５０ｎｍ
程度のＳｉ₃Ｎ₄膜５を順次形成する。この後通常のフ
ォトリソグラフィー法を用いてレジスト（図示せず）マ
スクでＳｉ₃Ｎ₄膜５、ＳｉＯ₂膜４、Ｓｉ基板３を順
次エッチングする。次にＳｉ基板３の側面のエッチング
面のエッチングダメージ処理を施す。その後、ＣＶＤ等
により全面にＳｉＯ₂膜６を堆積すると共に、レジスト
等を用いたいわゆるエッチバック法により前記Ｓｉ基板
の凹領域（素子分離領域）にＳｉＯ₂膜６を選択的に埋
込む（図２（ａ）、（ｂ））。

【００５２】この後、溝形成領域に窓を有するフォトレ
ジストパターン（図示せず）を用いて反応性イオンエッ
チング法（ＲＩＥ）により、Ｓｉ₃Ｎ₄膜５、ＳｉＯ₂
膜４、Ｓｉ基板３、ＳｉＯ₂膜２を順次エッチングして
Ｓｉ基板１に達する様に溝７を形成する（図３（ａ）、
（ｂ））。

【００５３】この後、Ｓｉ基板３の側面に選択的に熱酸
化膜８を例えば１０ｎｍ程度形成した後、全面にＣＶＤ
法により約５０ｎｍ膜層の多結晶Ｓｉ膜９を堆積する。
そして膜９に例えばひ素（Ａｓ⁺）を斜めイオン注入や
垂直にイオン注入することにより溝の底面部と側面部も
含めて全面にひ素を注入する。そして、さらに９００
℃、３０分の熱処理を行なうことによりＳｉ基板１中へ
ｎ型不純物（Ａｓ⁺）を再拡散し、Ｓｉ基板１の一部１
０と電気的な接続を行なう（図４（ａ）、（ｂ））。

【００５４】この後、全面にフォトレジストを塗布し、
全面を露光し、現像することにより溝の中にのみフォト
レジスト１１を充てんすることができる。この後、溝の
中以外の多結晶Ｓｉ膜９を例えばＲＩＥ法を用いて除去
し、溝の中のＳｉ基板３より下の位置にプレート電極と
なるｎ型の多結晶Ｓｉ膜９を残置する（図５（ａ）、
（ｂ））。

【００５５】この後、レジスト１１を除去し、プレート
電極９の表面を洗浄した後、キャパシタ絶縁膜１２とし
てＳｉ₃Ｎ₄とその表面の酸化膜（いわゆるＮＯ膜）あ
るいはこれらの多層膜などを形成する。このとき、Ｓｉ
₃Ｎ₄膜はＣＶＤ法により形成するので溝の側壁、底面
にも均一な膜を形成し、キャパシタ絶縁膜１２の信頼性
向上をはかることができる。各膜厚はＳｉ₃Ｎ₄膜が６
ｎｍ、その表面の熱酸化膜が２ｎｍ程度である。

【００５６】次に全面にｎ型不純物をドープした第２多
結晶Ｓｉ膜１３を堆積する（図６（ａ）、（ｂ））。そ
の後、レジスト等を用いたいわゆるエッチバック手法を
用いてケミカル、ドライ・エッチング（ＣＤＥ）法によ
り溝７外の絶縁膜１２及びＳｉ膜１３を除去する。この
時、第２多結晶Ｓｉ膜１３は溝７より外のＭＯＳトラン
ジスタ領域へ張り出さないと同時に基板Ｓｉ３の膜厚方
向のほぼ中央程度の所まで埋込まれている方がよい。次
に通常のフォトリソグラフィ法により側面コンタクトを
取りたい領域を含むように穴が形成されたレジスト１４
を利用して溝上部のＳｉ基板３の側面のＮＯ膜１２及び
ＳｉＯ₂膜８をＣＦ₄ガスを用いたケミカルドライエッ
チング法（ＣＤＥ法）及びＮＨ₄Ｆ液などにより選択除
去し、Ｓｉ基板３の側面を露出させる（図７（ａ）、
（ｂ））。

【００５７】次にレジスト１４を除去した後、例えば不
純物としてＡｓ⁺（ひ素）またはＰ⁺（リン) を含む第
３多結晶Ｓｉ膜１５をＣＶＤ法により全面に堆積する。
そして、例えば９００℃、Ｎ₂中で３０分程度の熱処理
を行って、第３多結晶Ｓｉ膜中の不純物を第２多結晶Ｓ
ｉ膜１３及びＳｉ基板３の側面に拡散させてｎ型層１５
ｄを形成する。この後、第３の多結晶Ｓｉ膜１５を例え
ば先の第２の多結晶Ｓｉ膜１３の場合と同様のＣＤＥ法
によりエッチバックして溝７内に埋込む。そして、全面
を例えばウェット酸化することにより膜厚１０ｎｍ程度
の熱酸化膜１６を選択的に第３多結晶Ｓｉ膜の表面にの
み形成する（図８（ａ）、（ｂ））。これは、Ｓｉ基板
３の表面が耐酸化性膜（Ｓｉ₃Ｎ₄膜５）で覆われてい
ることによる。このようにして、本実施例では図示のよ
うに第２と第３の多結晶Ｓｉ膜１３、１５からなる蓄積
電極は溝７内に限定されて埋込み形成され、また将来Ｍ
ＯＳトランジスタの拡散層とつながるｎ型層１５ｄを自
己整合的に形成することができる。

【００５８】この後、露出しているＳｉ₃Ｎ₄膜５をＣ
Ｆ₄＋Ｎ₂＋Ｏ₂ガスでケミカル・ドライ・エッチング
（ＣＤＥ）を行ない選択的に除去する。さらに、ＳｉＯ
₂膜４を除去してＳｉ基板３の表面を露出させ、１２ｎ
ｍ程度の熱酸化膜からなるゲート酸化膜１７を形成す
る。そして、この上に第４の多結晶Ｓｉ膜によるワード
線となるゲート電極１８を形成し、このゲート電極１８
をマスクとして例えばリン（Ｐ⁺）をイオン注入してソ
ース、ドレインとなるｎ型拡散層１９を形成する（図９
（ａ）、（ｂ））。

【００５９】ここで、ＭＯＳトランジスタのしきい値電
圧を調整するため、ｎチャネルＭＯＳトランジスタにつ
いてはボロンなどの不純物を、またｐチャネルＭＯＳト
ランジスタにはＰなどの不純物をイオン注入するいわゆ
るチャネルイオン注入工程を、ゲート酸化膜１７の形成
前に行なう。さらに、ゲート電極１８をマスクとして、
ｎチャネルＭＯＳトランジスタではｎ型不純物のドーピ
ングを、ｐチャネルトランジスタではｐ型不純物のドー
ピングを行ない、ソース、ドレイン拡散層１９を形成す
る。また、拡散層１９は前述のように拡散層１５ｄとつ
ながって一体化し、ＭＯＳトランジスタのソースまたは
ドレイン領域となる。

【００６０】次に例えば周辺回路ではＬＤＤ構造とする
ためにゲート電極側壁にスペーサ２０を形成し、これを
マスクにしてｎ⁺型、またはｐ⁺型拡散層の形成等を行
なう。この後、全面にＣＶＤ法を用いて絶縁膜２１を堆
積し、メルト工程を行なう。そして、これにコンタクト
孔を開け、多結晶Ｓｉ膜２２ａとタングステンシリサイ
ド膜２２ｂを用いたいわゆるポリサイド膜により拡散層
１９に接続されるビット線２２を形成する（図１）。

【００６１】この様にして図１図示の溝堀りキャパシタ
型メモリセル構造が得られる。ここでｎ型Ｓｉ基板１が
全キャパシタの共通電極であり、各溝内に埋込まれた多
結晶Ｓｉ膜１３、１５がそれぞれのキャパシタ毎に独立
した蓄積電極（記憶ノード）となる。またＭＯＳトラン
ジスタはＳｉ基板１と絶縁分離されたＳｉ基板３の中に
形成されているいわゆるＳＯＩ型となる。

【００６２】動作電圧として、Ｓｉ基板１にはプレート
電位の例えば＋１．５Ｖ（１／２ｖccに相当）が印加さ
れ、溝内の蓄積電極１３、１５に信号電荷が蓄えられる
ことにより情報の記憶が行なわれる。

【００６３】また、第１実施例の変更例として図１０に
示すように溝７をＳｉ基板１の中に深く（例えば３μｍ
程度）くい込む様に形成してもよい。この様にすると、
Ｓｉ基板１のエッチング工程をつけ加えるだけでさらに
大きな蓄積容量（キャパシタンス）を得ることができ
る。また、ＳｉＯ₂膜２の膜厚もその分だけ薄くするこ
とが可能となる。

【００６４】また他の変更例として、プレート電極（Ｓ
ｉ基板１）の取り出し方について説明する。

【００６５】通常Ｓｉ基板１の裏面から電極端子を取り
出すことができるが、この他に図１１に示すようにＳｉ
基板３側から端子を取り出す手法もある。たとえばビッ
ト線コンタクトをあけた後、さらにもう１回、別のリソ
グラフィー工程とＳｉＯ₂膜のエッチング（ＲＩＥ）工
程を追加して、Ｓｉ基板１に達する様に穴を開ける。次
のビット線形成の際に同時にｎ型のＳｉ基板１とも電気
的接続をビット線で取り、Ｓｉ基板３側に持ち上げる。
この後、従来の工程と同時に層間絶縁膜２４にコンタク
トホールを開け、Ａｌ配線２５を配設して表面からプレ
ート電極への配線の取り出しを可能にしている。この様
にすると、全ての端子を基板表面から取れる様になり回
路設計、チップアセンブリの際の自由度が大きくなる。

【００６６】また上記実施例では、ＭＯＳトランジスタ
領域のＳｉ基板３と蓄積電極１５とのコンタクトを取る
際、多結晶Ｓｉ膜を２度埋込む工程の途中で側壁コンタ
クトを取る方法を示した。しかし、レジスト２６を用い
た通常のリソグラフィー工程とエッチング工程とを用い
ることによりＭＯＳトランジスタの基板への側壁コンタ
クトを実現してもよい。図１２にこの工程例を示す。こ
の場合、キャパシタ蓄積電極としての多結晶Ｓｉ膜の埋
込みは１回ですむことになり工程の簡略化が図れる。

【００６７】なお、上記実施例ではワード線方向に隣接
する複数のメモリセルの相互関係は示していない。も
し、メモリセル配置をフォールデッド・ビット線方式と
する場合は第１図中の蓄積電極１５の領域上をワード線
方向に隣接するメモリセルのゲート電極が通過すること
になる。上記実施例の製造工程では、この場合、ゲート
電極と蓄積電極との間は蓄積電極１５を熱酸化して得ら
れる酸化膜１６だけであるが、電極間の容量結合を減少
させるために別途蓄積電極上の領域にＣＶＤ法で絶縁膜
を堆積することは有効である。もちろん、本発明はオー
プンビット線構成のＤＲＡＭに適用することも可能であ
る。

【００６８】図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は
本発明の第２実施例に係る基板電極型トレンチ構造のＤ
ＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面
図、及びＤ−Ｄ断面図である。

【００６９】このＤＲＡＭではｐ型Ｓｉ基板３１上にｎ
ウェル層３２が形成され、このｎウェル層３２の中にキ
ャパシタを形成する溝がある。この溝の内壁にはキャパ
シタ絶縁膜３５、及び溝を埋込んで蓄積電極３６が形成
されている。この溝は各メモリセルの面積を最大に利用
できる様に大きく形成されている。キャパシタが形成さ
れた基板３１の表面は絶縁膜３７で覆われ、この表面は
平坦化され平坦面となっている。

【００７０】一方、ＭＯＳトランジスタを形成する基板
３８は、先述の平坦化された絶縁膜３７をもつ基板３１
と絶縁膜３９を介して対向し、薄膜のＳｉ基板となって
いる。このＳｉ基板３８の中にＭＯＳトランジスタは形
成される。ゲート絶縁膜４６を介してワード線となるゲ
ート電極４７が形成され、このゲート電極４７に自己整
合的にソース、ドレインのｎ型拡散層４９が形成され
る。ソース、ドレイン拡散層４９の一方とビット線（５
５、５４）とは電気的に接続されている。５７は保護膜
である。

【００７１】また一方のソース、ドレイン拡散層は、埋
込まれたキャパシタの蓄積電極３６と、絶縁膜（３７、
３９）に開けられたコンタクト孔に形成された導電性膜
４２を通して電気的に接続されている。５７は保護膜で
ある。

【００７２】次にこのＤＲＡＭの製造工程について説明
する。図１４（ａ）、（ｂ）〜図２２（ａ）、（ｂ）は
このＤＲＡＭの製造工程を示す図１３（ａ）、（ｂ）に
対応する平面図及び断面図である。

【００７３】具体的にその製造工程を説明すると、比抵
抗１〜１０Ωｃｍ程度のｐ（１００）基板１に不純物濃
度１×１０¹⁹ｃｍ^-3程度の深さ６μｍ程度のｎウェル層
３２を形成し、その上に厚さ５００ｎｍ程度のＳｉＯ₂
膜３３を形成する。この後、溝を形成するためのレジス
トパターンを形成し、まず異方性エッチングにより前記
ＳｉＯ₂膜３３をエッチングする。次に残るＳｉＯ₂膜
３３をマスクとして基板３１を異方性エッチングし、深
さ５μｍ程度の溝３４を形成する。この後、アルカリ溶
液を含むウェット処理等を行ない溝（トレンチ）形成時
のエッチングダメージを除去し、さらに、露出した溝３
４の内壁にキャパシタ絶縁膜３５を形成する（図１４
（ａ）、（ｂ））。ここでは、Ｓｉ₃Ｎ₄膜を全面に堆
積した後、その表面を熱酸化するいわゆるＮＯ膜を用い
てキャパシタ絶縁膜３５を形成する例を示したが、他の
膜、例えば熱酸化膜でもよい。

【００７４】さらに、全面にＣＶＤ法により例えばＰ
（リン）をドープした第１多結晶シリコン膜３６を全面
に堆積し、次にこの多結晶シリコン膜３６をＣＦ₄とＯ
₂ガスを含む例えばケミカル・ドライ・エッチング（Ｃ
ＤＥ）法によりエッチングして溝３４に埋込み形成する
（図１５（ａ）、（ｂ））。即ち、溝３４内に残される
第１多結晶シリコン膜３６の表面がＳｉＯ₂膜３３の表
面とほぼ一致する様にエッチングする。ここでは、ＣＤ
Ｅ法によるいわゆるエッチバック法を用いたが、多結晶
Ｓｉ膜とＳｉＯ₂膜とのエッチング速度がほぼ等しくな
る様な研磨剤を用いた研磨法（ポリッシング法）を用い
て平坦化してもよい。

【００７５】次に全面にＣＶＤ法によりＳｉＯ₂膜３７
を２００ｎｍ程度堆積する。

【００７６】さらに、別のウェハ（シリコン基板３８、
ｐ型（１００）で比抵抗１〜１０Ωｃｍ程度）を用意
し、表面にＳｉＯ₂膜３９を１００ｎｍ程度形成する。
この後、表面にＳｉＯ₂膜３７、３９を形成した２枚の
Ｓｉ基板を面方位がそろうように重ね合わせる（図１６
（ａ）、（ｂ））。このように２枚の基板の表面を重ね
合わせる際、例えばこれらＳｉ基板の間にパルス状の電
圧（±１００〜±５００Ｖ）を加え、例えば１０^-1Ｐａ
程度に減圧して接着してもよい。このとき、基板は８０
０℃程度加熱してもよい。またこの後、さらに通常の熱
処理（例えば１０００℃、Ｎ₂中で３０分）を行なって
もよい。

【００７７】このようにして２枚のＳｉ基板を接着した
後、図１７に示すようにＳｉ基板３８側から通常の研磨
を行ない薄膜化する。研磨には通常の物理研磨とエッチ
ング液としてフッ酸、硝酸、酢酸液の混合液を用いたエ
ッチング法等による化学的研磨とを組み合わせて行なっ
てもよい。またｐ型とｎ型のエッチングスピードの差を
利用し、エッチングストップ作用を用いて化学的研磨を
行なってもよい。そして通常のＳｉ基板と同じようにし
て表面の鏡面研磨を行ない、図１７（ａ）、（ｂ）に示
すような、キャパシタの上に絶縁物３７、３９を介して
薄膜Ｓｉ基板３８が積層された構造のＳｉ基板を得るこ
とができる。薄膜ＳＯＩのＳｉ基板３８の厚さはここで
は１００ｎｍ程度とする。

【００７８】次に基板３８の表面にＳｉＯ₂膜１０ｎ
ｍ、Ｓｉ₃Ｎ₄膜１００ｎｍ程度からなる積層膜４０を
形成した後、通常のリソグラフィー工程、異方性エッチ
ング工程を用いてフィールド絶縁膜形成領域の積層膜４
０と厚さ１００ｎｍのＳｉ基板３８の一部を除去し、下
部の厚さ３００ｎｍのＳｉＯ₂膜（３７、３９）を露出
させる。さらに例えばＣＶＤ法によりＳｉＯ₂膜を全面
に堆積し、レジスト等の平坦化膜を用いたいわゆるエッ
チバック法によりフィールド領域にのみ酸化膜４１を埋
込む。

【００７９】なお、ここでは積層膜４０のＳｉＯ₂膜を
形成した後、ｎチャネルＭＯＳトランジスタ領域にはｐ
ウェル層の形成、ｐチャネルＭＯＳトランジスタ領域に
はｎウェルの形成を行なってもよいが、この工程は後の
各々のトランジスタのチャネルイオン注入工程で兼ねて
もよい。この後、キャパシタの蓄積電極３６とスイッチ
ングトランジスタのソース及びドレインとをつなぐため
の穴を形成する。すなわち、通常のリソグラフィー工程
とエッチング工程とを用いて穴部の積層膜４０、Ｓｉ基
板３８、ＳｉＯ₂膜３７、３９を順次エッチングし、多
結晶Ｓｉ膜３６に達する様に穴を形成する。

【００８０】この後、露出したＳｉ基板３８の側壁、及
び多結晶シリコン膜３６の表面を希フッ酸系の溶液でク
リーニングした後、全面に不純物としてＡｓ（ヒ素）を
ドープした第２多結晶シリコン膜４２をＣＶＤ法により
堆積する。そして、例えば９００℃Ｎ₂中で３０分の熱
処理により第２多結晶シリコン膜中の不純物（ヒ素）を
基板３８の側面及び第１多結晶シリコン膜３６に拡散さ
せてｎ型層４３、４４を形成する。この後、第２の多結
晶シリコン膜４２を、例えば先の第１多結晶シリコン膜
３６の場合と同じようにＣＤＥ法によりエッチバック
し、接続穴の中に埋込む（図１８（ａ）、（ｂ））。

【００８１】この時、第２多結晶シリコン膜４２は、第
２Ｓｉ基板３８の側面でＳｉ基板の穴の側面のｎ型拡散
層４３と、第１Ｓｉ基板３１のウェル層３２の中に形成
されたＭＯＳキャパシタの蓄積電極３６の上面の一部に
形成されたｎ型拡散層４４とを電気的に接続する様に形
成且つ残置される必要がある。

【００８２】図１８においてキャパシタの蓄積電極３６
とトランジスタのソース、ドレイン拡散層とをつなぐた
めの穴を形成する時のマスク合わせ工程は、通常のレー
ザーを用いた方法では、合わせのための下地の信号が取
れないので、赤外線やＸ線等を用いて下地の信号を検出
して合わせを行なう必要がある。この他にも合わせる工
夫はあり、この例にとらわれるものではない。

【００８３】次に耐酸化性の膜を持つＳｉＯ₂膜とＳｉ
₃Ｎ₄膜との積層膜４０からなる膜をマスクとして例え
ば８５０℃のウェット雰囲気で選択酸化を行ない、第２
多結晶シリコン膜４２の表面にのみ厚さ２００ｎｍ程度
の熱酸化膜４５を形成する（図１９（ａ）、（ｂ））。

【００８４】次に積層膜４０のＳｉ₃Ｎ₄膜を例えばＣ
Ｆ₄とＮ₂ガスとを用いた雰囲気でケミカル・ドライ・
エッチング（ＣＤＥ）を行ない除去する。この後、積層
膜４０のＳｉＯ₂膜をＮＨ₄Ｆ液などによりエッチング
除去し、第２基板３８の表面を露出させ、１０ｎｍ程度
の熱酸化膜からなるゲート酸化膜４６を形成する。そし
て、この上にヒ素をドープしたｎ型の第３多結晶シリコ
ン膜により、ワード線となるゲート電極４７を形成す
る。このゲート電極４７の上には、絶縁膜として例えば
Ｓｉ₃Ｎ₄膜４８が同時に加工されて形成されている。
この絶縁膜４８及びゲート電極４７をマスクとして、例
えばリンをイオン注入してソース、ドレインとなるｎ型
拡散層４９も形成する（図２０（ａ）、（ｂ））。

【００８５】ＭＯＳトランジスタのしきい値電圧を調整
するためにＮＭＯＳトランジスタについてはボロンなど
のｐ型不純物を、またＰＭＯＳトランジスタについて
は、Ｐ（リン）などのｎ型不純物をイオン注入する、い
わゆるチャネルイオン注入工程をゲート酸化膜４６の形
成前に行なってもよい。さらにＰＭＯＳトランジスタに
はゲート電極としてｐ型の多結晶シリコン膜を用いても
よい。拡散層４９は、拡散層４３とつながって一体とし
てＭＯＳトランジスタのソース、またはドレイン領域と
なる。すなわち、拡散層４９は埋込み多結晶シリコン膜
４４を介してＭＯＳキャパシタの埋込み蓄積電極３６と
電気的に接続されている。

【００８６】次に、例えば周辺回路部ではＬＤＤ構造と
するためにゲート電極の側壁に例えばＳｉ₃Ｎ₄膜のス
ペーサ５０を形成し、これをマスクとして用いてｎ⁺型
拡散層の形成等を行なう。そして、全面にＣＶＤ法によ
りＳｉＯ₂膜５１を堆積し、Ｓｉ₃Ｎ₄膜とＳｉＯ₂膜
とでエッチング選択比のある化学的な研磨法等を用いて
研磨し表面を完全に平坦化する（図２１（ａ）、
（ｂ））。研磨はＳｉ₃Ｎ₄膜４８表面で止まるのでこ
れをストッパー材として用いることができる。

【００８７】次に通常のリソグラフィー工程を用いてビ
ット線コンタクト部にコンタクト孔５３の開いたレジス
ト５２を形成する。この後、ＳｉＯ₂膜はエッチングす
るがＳｉ₃Ｎ₄膜はエッチングしない様な選択性のある
ＲＩＥ法を用いてコンタクト部５３のＳｉＯ₂膜５１を
選択的に除去し、Ｓｉ基板３８のｎ型拡散層４９の表面
を露出させる（図２２（ａ）、（ｂ））。

【００８８】この後図では示さないが、ｎ型の不純物を
含んだ多結晶Ｓｉ膜５４とシリサイド膜５５（例えばＷ
Ｓｉ₂膜）を用いたいわゆるポリサイド膜により拡散層
４９に接続されるビット線を形成する（図１３参照）。
この時、ｎ型の多結晶シリコン膜５４から拡散層４９に
ｎ⁺型不純物層の再拡散層５６を熱処理により形成して
もよい。このようにして、ｎウェル層３２が全キャパシ
タの共通電極となり、各溝内に埋込まれたキャパシタの
蓄積電極３６がそれぞれキャパシタ毎に独立の記憶ノー
ドとなる。

【００８９】またＭＯＳトランジスタ部は、Ｓｉ基板３
１と絶縁分離された基板３８に形成され、いわゆる薄膜
ＳＯＩ型のＭＯＳトランジスタとなっている。この例で
はｎウェル層３２にプレート電位として例えば１／２Ｖ
cc（ここでは＋１．５Ｖ程度）が印加され、溝内の蓄積
電極３６に信号電荷を蓄えることにより情報の記憶が行
なわれる。

【００９０】次に、第２実施例の変更例として、Ｓｉ基
板２の中に形成するＭＯＳトランジスタの素子分離法に
ついて説明する。第２実施例では、図１８に示すよう
に、第２基板３８の素子分離領域を異方性エッチングに
より除去し、エッチバック法を用いて絶縁膜を埋込む、
いわゆるトレンチ分離をＭＯＳトランジスタの素子分離
に用いる例を示した。しかし、素子分離法はこの例に限
らず、例えば図２３（ａ）、（ｂ）及び図２４（ａ）、
（ｂ）に示すような方法をとることができる。

【００９１】まず、バッファ酸化膜とＳｉ₃Ｎ₄膜とを
用いたいわゆる選択酸化法を用い、下地のＳｉＯ₂膜３
９に達する様にフィールド酸化膜４１ａを例えば２００
ｎｍ程度形成する（図２３）。次にこのフィールド酸化
膜４１ａのエッヂを含むように接続孔を形成し、第２実
施例と同様に第２多結晶Ｓｉ膜４２を埋込み形成する
（図２４）。

【００９２】この様にすると、ＭＯＳトランジスタ部の
素子分離端とゲート電極とが重なり合う領域でのいわゆ
るコーナー部リーク電流を従来のＬＯＣＯＳ分離トラン
ジスタなみに抑えることができる。

【００９３】また第２実施例では第１基板のｎウェル中
のキャパシタの蓄積電極３６を溝の中に埋め込む構造を
示したが、通常のキャパシタの様に蓄積電極３６の上部
を溝の外に張り出す形に形成してもよい。図２５
（ａ）、（ｂ）にその構造の例を示す。この様にする
と、蓄積電極３６ａはレジストを用いた通常のリソグラ
フィー工程とエッチング工程とで形成できるため、多結
晶シリコン膜のエッチバックという制御性の要求される
工程を省略することができ、工程の歩留りが向上する。
また、キャパシタとしての領域も増加しキャパシタ容量
も向上する。

【００９４】また、図２５の様な蓄積電極の加工には、
図２６（ａ）、（ｂ）に示す様な方法を用いることも可
能である。すなわち、キャパシタ用の溝を形成した後、
例えばＳｉ₃Ｎ₄膜とその表面の熱酸化等によるいわゆ
るＮＯ膜３５を全面に形成し、さらに全面に例えばリン
をドープした多結晶シリコン膜３６ａを堆積する。その
後、全面にＣＶＤ法で酸化膜５８を堆積し、所望の形状
に加工する。次に酸化膜５８の側壁にＣＶＤ法を用いた
絶膜膜の堆積と異方性エッチング法を用いて絶縁膜５９
のスペーサーを形成する。次にこの酸化膜５８と絶縁膜
５９とをマスクとして下地の多結晶シリコン膜３６ａを
エッチングして蓄積電極を加工形成する。この後、絶縁
膜３７ａを形成する。この様にすると隣り合う蓄積電極
どうしをリソグラフィーの限界以下に近づけることが可
能となり、上の層のＭＯＳトランジスタのソース、ドレ
インとの接続のための孔を開けるときの設計マージンが
向上し、またエッチバックを使用しないため工程が簡略
化できて工程歩留りが向上する。また平面部のキャパシ
タ面積も増加できるためキャパシタ容量も向上できるな
どの効果がある。

【００９５】第２実施例ではメモリセル部にｎチャネル
ＭＯＳトランジスタを用いた場合の例について説明した
が、ｐチャネルＭＯＳトランジスタも同様に適用できる
ことはいうまでもない。

【００９６】また、ワード線方向に隣接するメモリセル
の相互関係は示していないが、もしフォ−ルデッド・ビ
ット線構成（折り返しビット線構成）とした場合には、
蓄積電極３６とソース、ドレイン拡散層４９との接続部
４２の上の絶縁膜４５上を、ワード線４７方向に隣接す
るメモリセルのゲート電極が通過することになる。もち
ろん本発明はオープンビット線構成のＤＲＡＭにも適用
することができる。

【００９７】また、キャパシタ部ではｎウェル層３２を
用いたが、基板３１をｎ⁺Ｓｉ基板とすることでｎウェ
ル層３２を省略することも可能である。

【００９８】また、キャパシタの共通電極の電位は基板
から取ることもできるし、後でｎウェル層３２（または
基板３１）に達するコンタクト孔を開けて表面から取り
こともできることはいうまでもない。

【００９９】図２７（ａ）、（ｂ）、（ｃ）は、本発明
の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭ
を示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面
図である。

【０１００】このＤＲＡＭではｎ型シリコン基板６１上
にトレンチ形成時にマスクとして用いる絶縁膜６２があ
り、キャパシタ絶縁膜６３を介して蓄積電極６４が埋込
み形成されている。さらに絶縁膜６５の中に、蓄積電極
６４とＭＯＳトランジスタのｎ型のソースまたはドレイ
ン拡散層６９とを電気的に接続する接続層６６が埋込み
形成されている。

【０１０１】ＭＯＳトランジスタはキャパシタ上の絶縁
膜６５及び接続層６６の上にＳｉ柱のチャネルを持つ形
で構成されている。すなわち、Ｓｉ柱の上部のｎ型のソ
ースまたはドレイン拡散層７９と、中心部のｐ型のチャ
ネル層６８と、下部の接続層６６と電気的に接続されて
いるｎ型ソースまたはドレイン拡散層６９と、Ｓｉ柱の
外周をゲート絶縁膜７４を介して取りまく様に形成され
たゲート電極７５とでＭＯＳトランジスタは構成されて
いる。７８はＣＶＤ絶縁膜であり、これにＳｉ柱の上部
でコンタクト孔が開けられＭＯＳトランジスタの拡散層
７９に接続されるビット線８０が配設されている。８１
は保護膜である。

【０１０２】ＭＯＳトランジスタはキャパシタの上に形
成されるため平面的にみた場合のセル面積の大部分をキ
ャパシタ、またはＭＯＳトランジスタとして使用できる
ため、溝型キャパシタの溝の深さを浅くでき製造工程を
簡単にできる。

【０１０３】次にこのＤＲＡＭの製造工程について説明
する。図２８（ａ）、（ｂ）、（ｃ）〜図３４（ａ）、
（ｂ）、（ｃ）は、このＤＲＡＭの製造工程を示す図２
７（ａ）、（ｂ）、（ｃ）に対応する平面図及び断面図
である。

【０１０４】具体的にその製造工程を説明すると、まず
不純物濃度１×１０¹⁹×ｃｍ³程度のｎ⁺型Ｓｉ基板６
１上に厚さ４００ｎｍ程度のＳｉＯ₂膜２を形成し、通
常のリソグラフィー手法と異方性エッチングとを用いて
深さ３μｍ程度の溝を形成する。この後、例えばアルカ
リ溶液を含むウェット処理を行ない溝形成時のエッチン
グ・ダメージを除去する。そして、溝のＳｉ表面を露出
させ、溝の表面にキャパシタ絶縁膜６３を形成する。こ
れには、窒化膜と酸化膜から成るいわゆるＮＯ膜を用い
て形成してもよい。

【０１０５】さらに全面にＰ（リン）を含んだ多結晶Ｓ
ｉ膜６４を堆積し、例えば多結晶Ｓｉ膜とＳｉＯ₂膜の
研磨速度が同じになるような研磨剤を用いることにより
全面を研磨し、ＳｉＯ₂膜６２、多結晶Ｓｉ膜６４をエ
ッチングして平坦な面にする（図２８（ａ）、（ｂ）、
（ｃ））。このとき多結晶Ｓｉ膜６４は各メモリセル毎
に加工され蓄積電極となる。ここではｎ⁺型Ｓｉ基板６
１を用いたが、これの代わりにもっと濃度の低いｎ型Ｓ
ｉ基板（不純物濃度５×１０¹⁵／ｃｍ³程度）に１×１
０¹⁹／ｃｍ³程度の表面濃度をもつｎウェル層を形成し
たもの、またはｐ型基板に溝より深い拡散深さをもつｎ
ウェル層をもつものでもよい。

【０１０６】その後、全面にＣＶＤＳｉＯ₂膜６５を堆
積した後、各セルの蓄積電極６４上に所望のパターンの
孔を開け全面に多結晶Ｓｉ膜を堆積し、全面を例えば研
磨法によりエッチングし平坦化する（図２９（ａ）、
（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６６とＳｉＯ
₂膜６５の研磨速度がほぼ等しくなる様な条件の研磨剤
を用いて行なう。

【０１０７】また、多結晶Ｓｉ膜６６には蓄積電極６４
とＭＯＳトランジスタのソースまたはドレインの拡散層
とを電気的に接続する接続層としての役割と、後述する
がＭＯＳトランジスタの拡散層の引き出し電極や拡散層
どうしを接続する役割もある。このためイオン注入によ
り所望の領域にｎ⁺型、またはｐ⁺型の不純物注入を行
なう。図２９にはｎ⁺型不純物注入を例えばＡｓ⁺、３
０ｋｅＶ、５×１０¹⁵ｃｍ^-2程度行ない、その後の熱処
理で不純物層の再拡散層６７を形成した例が示してあ
る。温度と不純物濃度よっては逆に接続層６６の中に多
結晶Ｓｉ膜６４から不純物が拡散してくることもあり得
る。

【０１０８】その後、もう１枚の例えばｐ型（１０
０）、比抵抗１〜１０Ωｃｍ程度のＳｉ基板６８ａを用
意し、その表面に接合深さ０．２μｍ程度のｎ^-型拡散
層６９を形成し、このｎ^-型拡散層６９の面を先のＳｉ
基板６１の表面（ＳｉＯ₂膜６５及び多結晶Ｓｉ膜６６
が露出して平坦な面を形成している）と張り合わせる。
これは通常ウェハ張り合わせ法と呼ばれている方法であ
る。通常の張り合わせと異なるのは、ＳｉＯ₂膜６５の
中に埋込み形成されている多結晶Ｓｉ膜６６と、第２の
Ｓｉ基板６８ａの表面のｎ^-型拡散層６９の面が十分に
自然酸化膜等を除去されて接着される点にある。このよ
うにＳｉ基板６１及びＳｉ基板６８ａの２枚の基板の表
面を重ね合わせる際、例えばこれらＳｉ基板を０．１Ｐ
ａ程度に減圧して接着し、８００℃程度の加熱を行なっ
てもよい。

【０１０９】このようにして２枚のＳｉ基板６１、６８
ａを接着した後、Ｓｉ基板６８ａの側から通常の研磨を
行ない１μｍ程度に薄膜化する。研磨には、通常の物理
研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混
合液を用いたエッチング法等による化学的研磨とを組み
合わせて行なってもよい。そして、通常のＳｉ基板と同
じようにして表面の鏡面の研磨を行ない、図３０に示す
ような構造にする。この時、熱処理を行なって、接続層
６６からｎ^-型層中へ不純物の再拡散層７０を形成して
もよい。これにより蓄積電極６４とｎ^-型拡散層６９と
は接続層６６を通して電気的に接続される。

【０１１０】次に厚さ１０ｎｍ程度のＳｉＯ₂膜７１と
厚さ２００ｎｍ程度のＳｉ₃Ｎ₄膜７２の積層膜を所望
のＳｉ柱のマスクとなる形状に加工した後、これをマス
クにしてＳｉ基板６８ａの異方性エッチングを行ない、
図３１に示すようなＳｉ柱を形成する。このＳｉ柱を形
成する異方性エッチングには低ダメージのエッチング法
を用いると同時に、Ｓｉ柱側面のエッチング・ダメージ
を除去するため、アルカリ溶液を含むウェット処理を行
なったり、表面にＳｉＯ₂膜を形成して除去するなどの
工程を用いてもよい。Ｓｉ柱はＳｉＯ₂膜６５の上にそ
れぞれ孤立して形成されている。ここでＳｉ柱形成のた
めのマスク層の蓄積電極６４への位置合わせは従来のレ
ーザー光を用いるものではなく赤外線やＸ線を用いてＳ
ｉ基板６８ａを通して位置合わせができる様な位置合わ
せ手法を用いるものとする。以降はこのとき形成した層
をもとに合わせて行くことができる。

【０１１１】次にＳｉ柱のチャネル領域にＶ_th調整のた
めの不純物、例えばＢ⁺などを斜め、回転イオン注入に
より注入する。あるいは、このチャネル領域を図３０図
示の状態のＳｉ基板６８ａを加工した層を形成した後、
イオン注入法と熱処理で形成するｐウェルで兼ねてもよ
い。

【０１１２】この後、ゲート酸化膜７４をＳｉ柱の側面
に厚み１５ｎｍ程度になる様に形成する。そして、全面
に多結晶Ｓｉ膜を堆積する。多結晶Ｓｉ膜を接続する領
域にはレジスト膜７６を図３２のように残置し、全面を
多結晶Ｓｉ膜のエッチング条件で異方性エッチングす
る。このようにして、Ｓｉ柱のまわりに多結晶Ｓｉ膜を
残し、ゲート電極７５を形成する（図３２（ａ）、
（ｂ）、（ｃ））。

【０１１３】ここではゲート電極を接続する方法として
レジストマスクを用いる方法を示したが、この他にＳｉ
柱の距離を近づけることによりゲート電極の接続を行な
ってもよい。また、この例でのレジスト膜の形成では、
まず全面にレジスト膜を形成し、所望のパターンにレジ
スト膜を加工した後、例えばＯ₂ＲＩＥ法などを用いて
Ｓｉ柱の溝の中だけにレジストを残すようにする。

【０１１４】またゲート絶縁膜としてここではＳｉＯ₂
膜を用いたが、ＳｉＯ₂膜とＳｉ₃Ｎ₄膜との積層膜を
用いてもよい。この様にすると、後の工程で形成するゲ
ート電極の表面を酸化する場合、ゲートエッヂからの酸
化膜のくい込みを抑えることができる。

【０１１５】次に図３３に示すように、レジスト７６を
除去した後、ゲート電極の多結晶Ｓｉ膜７５の表面に例
えば膜厚４０ｎｍ程度の熱酸化膜７７を形成する。そし
て、全面にＣＶＤ−ＳｉＯ₂膜７８を例えば４００ｎｍ
程度形成し、Ｓｉ柱のまわりに発生していた溝（スペー
ス）を埋め込む。次に例えばいわゆるエッチバック、ま
たはＳｉ₃Ｎ₄膜に対してエッチング選択比がある様な
研磨法等を用いた平坦化手法により、表面を平坦化する
と共にＳｉ₃Ｎ₄膜７２の表面を露出させる。

【０１１６】次に図３４に示すように、露出したＳｉ₃
Ｎ₄膜７２を例えばＣＦ₄ガスとＮ₂ガスとＯ₂ガスと
を用いた雰囲気でケミカル・ドライ・エッチング（ＣＤ
Ｅ）を行ない選択的に除去する。この後、Ｓｉ柱の上部
にソースまたはドレインとなるｎ型拡散層７９をＡｓ⁺
またはｐ⁺イオンを例えばドーズ量１×１０¹⁴ｃｍ^-2程
度イオン注入することにより形成する。また、これによ
り、Ｓｉ柱の中心部にｐ型のチャネル層６８が形成され
る。さらに、Ｓｉ柱の上部表面のＳｉＯ₂膜７１を除去
しＳｉ柱板表面を露出させる。この工程はここではマス
ク工程を用いない自己整合法を用いた例について説明し
たが、通常のリソグラフィ工程と異方性エッチング工程
とを用いてコンタクト孔を開ける従来の手法を用いても
よい。この後、例えば多結晶Ｓｉ膜とタングステンシリ
サイド膜とを用いたいわゆるポリサイド膜により拡散層
７９に接続されるビット線８０を形成する。

【０１１７】このようにしてキャパシタとＭＯＳトラン
ジスタとが縦方向に積層形成されたメモリセル構造が得
られる。ｎ⁺型Ｓｉ基板６１には、プレート電位として
例えば＋１．５Ｖが印加され、溝内の蓄積電極６４に信
号電荷を蓄えることにより情報記憶が行なわれる。

【０１１８】また、第３実施例の変更例として、蓄積電
極の構造について図３５（ａ）、（ｂ）、（ｃ）を用い
て説明する。第３実施例では溝（トレンチ）形成と蓄積
電極６４とを同じサイズで形成する例を示したが、図３
５に示すように蓄積電極６４ａを溝（トレンチ）の外側
に張り出した構造にしてもよい。このようにすると溝部
のみならず、平面部もキャパシタ領域として使用できる
ため記憶容量を増加させることができる。この構造を得
るには、まず第１Ｓｉ基板６１に溝を形成した後、キャ
パシタ絶縁膜６３を介して蓄積電極６４ａを形成する。
次に全面にＣＶＤ−ＳｉＯ₂膜６５ａを堆積し、第３実
施例で述べたように研磨法またはエッチバック法を用い
て表面を平坦化する。そして接続層６６を蓄積電極６４
ａの上に押し込み形成する（図３５）。なお、この蓄積
電極６４ａの加工はリソグラフィの最小寸法にはとらわ
れない。例えば側壁残し法等を用いた微細寸法形成法を
用いてもよい。

【０１１９】次に第３実施例の別の変更例としてキャパ
シタの溝とＭＯＳトランジスタのソースまたはドレイン
拡散層との接続法について図３６を用いて説明する。第
３実施例では接続層６６を用いて蓄積電極とＭＯＳトラ
ンジスタのソースまたはドレイン拡散層とを接続する方
法を示したが、図３６では蓄積電極６４から直接ＭＯＳ
トランジスタのソースまたはドレイン拡散層６９に接続
する例を示す。この例では、蓄積電極６４から不純物の
再拡散により再拡散層７０を作り、電気的接続を確実に
行なうことができる。このようにすると、第３実施例に
比べて工程を簡単にすることができる。

【０１２０】次に第３実施例のさらに別の実施例とし
て、メモリセルと同時に形成するＣＭＯＳの周辺回路の
形成法について図３７（ａ）、（ｂ）を用いて説明す
る。

【０１２１】ここでＭＯＳトランジスタは素子分離領域
を必要としないＳｉ柱構造であり、各Ｓｉ柱をｎチャネ
ルまたはｐチャネルＭＯＳトランジスタとして任意に使
用することができる。しきい値電圧の設定にはＳｉ柱を
形成する前に所望のイオン注入層を９２ｐ、９２ｎに形
成しておいてもよいし、またはＳｉ柱を形成してから斜
め、回転イオン注入等の手法を用いて９２ｐ、９２ｎへ
の不純物注入を行なってもよい。Ｓｉ柱の接続には、メ
モリセルを作るときの蓄積電極形成工程で同時に引き出
し層として多結晶Ｓｉ層９０ｐ、９０ｎを埋め込み形成
する。そして、接続層９１ｐ、９１ｎを用いてＭＯＳト
ランジスタのソース、ドレイン拡散層９３ｐ、９３ｎと
電気的に接続する。図中、９５ｎ、９５ｐは、Ｓｉ柱か
らなるＭＯＳトランジスタのソースまたはドレイン拡散
層であり、９６はＳｉ柱からなるＭＯＳトランジスタの
引き出し電極である。またここで添字のｎ、ｐはｎ型、
ｐ型の不純物型を表わすものである。

【０１２２】また柱状ＭＯＳトランジスタのゲート電極
は、各ＭＯＳトランジスタが共に表面チャネル型となる
ようにｎ型多結晶Ｓｉ層７５ｎ、またはｐ型多結晶Ｓｉ
層７５ｐとなるようにそれぞれ不純物導入を行なっても
よいし、共にｎ型多結晶Ｓｉ層を用いてもよい。また引
き出し層９０ｐ、９０ｎは、例えばイオン注入法により
不純物形成を行ない、いくつかのＳｉ柱のＭＯＳトラン
ジスタを連続して接続することが可能である。また引き
出し層９０ｐ、９０ｎは、表面からコンタクト孔を開
け、メタル配線８２を形成して表面に取り出し、他の層
と接続してもよい。さらに引き出し層９０ｐ、９０ｎは
ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトラ
ンジスタどうしの接続にも使用することができ、その時
は図３８に示すように引き出し層をｎ型多結晶Ｓｉ層９
０ｎとｐ型多結晶Ｓｉ層９０ｐとそれに接する例えばタ
ングステンシリサイド層９８からなるいわゆるポリサイ
ド層を用いて形成することが可能である。

【０１２３】このようにすることによりｎチャネルＭＯ
Ｓトランジスタのソースまたはドレイン拡散層とｐチャ
ネリＭＯＳトランジスタのソースまたはドレイン拡散層
とを低抵抗の配線で直接電気的に接続することが可能と
なる。

【０１２４】第３実施例ではＳｉ柱型のＭＯＳトランジ
スタのチャネル領域にＶ_th調整用のイオン注入を行なっ
た例を示したが、Ｓｉ柱のゲート電極間のサイズ（直
径）によっては基板濃度のまま（例えばｉ型として）使
用し、ゲート電極の仕事関数によってしきい値電圧を決
めるようにしてもよい。例えばｎ⁺型多結晶Ｓｉまたは
ｐ⁺型多結晶Ｓｉ、またはタングステンなどにメタル金
属等を用いてしきい値電圧を決めるようにしてもよい。

【０１２５】本発明は、上記各実施例に限定されるもの
ではなく、適宜の設計変更を行なうことによりこの他適
宜の態様で実施し得るものである。

【０１２６】

【発明の効果】本発明の第１の視点の構造によれば、プ
レート電極が基板の上に飛び出さず、平坦な表面形状を
保てるので、次のゲート電極加工などが易しくなり、製
造工程の安定化が図れる。

【０１２７】また、ＭＯＳトランジスタ及び蓄積電極
（記憶ノード）は完全に基板と絶縁分離されており、α
線等によるソフトエラーに非常に強くなる。

【０１２８】また、ＭＯＳトランジスタはいわゆる薄膜
ＳＯＩ構造となっており、素子分離が容易、ｐウェル、
ｎウェルを形成する必要がないなどの工程簡略化の他、
ビット線の対基板容量が大幅に低下できたり、接合リー
クが低減され、ショートチャネル効果に強い、セットオ
フ特性がよいなどのＳＯＩゆえの素子特性改善効果があ
りＤＲＡＭの素子特性を向上できる。

【０１２９】本発明の第２の視点の構造によれば、キャ
パシタ共通電極がＭＯＳトランジスタの基板と完全に絶
縁分離されているため、従来と同様の１／２・Ｖcc方式
が使用でき、キャパシタ絶縁膜にかかる電界を小さくで
きキャパシタ絶縁膜の信頼性を向上できる。

【０１３０】また、キャパシタ部をＭＯＳトランジスタ
部の下にも形成できるのでセル面積の有効活用でき、微
細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に
深くて細い溝を用いなくても大きな蓄積電荷を得ること
ができる。

【０１３１】また、ＭＯＳトランジスタ部は薄膜ＳＯＩ
構造となるため、ゲート電圧０Ｖでのリーク電流のＯＦ
Ｆ（カットオフ特性）が良好で、ショートチャネル効果
も小さい。また、素子間の分離かｎチャネル、ｐチャネ
ルトランジスタのためのウェルの形成も必要なく、工程
を簡略化できる。

【０１３２】また、エピタキシャル成長などの安定しに
くく時間のかかる工程を使用しないでメモリセルが構成
できるため製造が容易である。

【０１３３】本発明の第３の視点の構造によれば、ＭＯ
Ｓトランジスタとキャパシタは縦方向に積層された構造
のためメモリセル面積を小さくできる。またキャパシタ
の面積をセル占有面積の中でＭＯＳトランジスタを考慮
することなく決めれるため蓄積容量を大きくでき、高密
度ＤＲＡＭに適する。

【０１３４】また、キャパシタ形成が従来の縦積み構造
セルにくらべて簡単な工程であるため、製造工程の安定
化、短縮化が図れる。

【０１３５】また、ＭＯＳトランジスタがＳｉ柱を用い
た縦型構造で、チャネル長がセル面積に１対１対応しな
いため、ショートチャネル効果の少ないトランジスタを
セル面積を大きくすることなく実現できる。これによ
り、メモリセルの信頼性が向上する。

【０１３６】また、ＭＯＳトランジスタもキャパシタも
素子分離領域が必要でない構造のため微細化に適する。

【０１３７】また、キャパシタは基板を共通電極として
使う構造であり、またＭＯＳトランジスタは基板と完全
に絶縁分離されている構造のためα線等によるソフトエ
ラーに非常に強い。

【０１３８】また、メモリセルのＭＯＳトランジスタ
は、周辺回路用としても同時に使用できる。さらに各Ｓ
ｉ柱が完全に分離されているので、ウェル等を形成する
ことなくｐチャネル、ｎチャネルＭＯＳトランジスタを
形成できる。このため工程の簡略化ができる。

【０１３９】また、メモリセル製造工程と同じ工程でＭ
ＯＳトランジスタの接続層、引き出し層が形成できるた
め周辺回路の微細化が達成できメモリセルの縮小だけで
なくチップ面積の縮小化にも大いに貢献する。

【図面の簡単な説明】

【図１】（ａ）、（ｂ）、（ｃ）は、本発明の第１実施
例に係るＤＲＡＭの隣接する２ビット分を示す平面図、
そのＢ−Ｂ断面図、及びそのＣ−Ｃ断面図。

【図２】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図３】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図４】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図５】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図６】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図７】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図８】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図９】（ａ）、（ｂ）は、第１実施例の製造工程にお
ける図１（ａ）、（ｂ）に対応する平面図及び断面図。

【図１０】第１実施例の変更例の製造工程における断面
図。

【図１１】第１実施例の別の変更例の製造工程における
断面図。

【図１２】第１実施例のさらに別の変更例の製造工程に
おける断面図。

【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の
第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを
示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ
−Ｄ断面図。

【図１４】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図１５】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図１６】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図１７】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図１８】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図１９】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図２０】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図２１】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図２２】（ａ）、（ｂ）は、第２実施例の製造工程に
おける図１３（ａ）、（ｂ）に対応する平面図及び断面
図。

【図２３】（ａ）、（ｂ）は、第２実施例の変更例の製
造工程における平面図及び断面図。

【図２４】（ａ）、（ｂ）は、図２３図示の変更例の製
造工程における平面図及び断面図。

【図２５】（ａ）、（ｂ）は、第２実施例の別の変更例
の製造工程における平面図及び断面図。

【図２６】（ａ）、（ｂ）は、第２実施例のさらに別の
変更例の製造工程における平面図及び断面図。

【図２７】（ａ）、（ｂ）、（ｃ）は、本発明の第３実
施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平
面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。

【図２８】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図２９】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３０】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３１】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３２】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３３】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３４】（ａ）、（ｂ）、（ｃ）は、第３実施例の製
造工程における図２７（ａ）、（ｂ）、（ｃ）に対応す
る平面図、断面図、及び断面図。

【図３５】（ａ）、（ｂ）、（ｃ）は、第３実施例の変
更例の平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面
図。

【図３６】（ａ）、（ｂ）は、第３実施例の別の変更例
の平面図、そのＢ−Ｂ′断面図。

【図３７】（ａ）、（ｂ）は、第３実施例のさらに別の
変更例の平面図、そのＢ−Ｂ′断面図。

【図３８】第３実施例のさらに別の変更例の断面図。

【符号の説明】

１…Ｓｉ基板（プレート電極）、２…絶縁膜、３…ＭＯ
Ｓトランジスタ形成用Ｓｉ基板、１２…キャパシタ絶縁
膜、１３…蓄積電極、１８…ゲート電極、１９…ソース
／ドレイン、３２…ウエル層（プレート電極）、３５…
キャパシタ絶縁膜、３６…蓄積電極、３７、３９…絶縁
膜、３８、…ＭＯＳトランジスタ形成用Ｓｉ基板、４７
…ゲート電極、４９…ソース／ドレイン、６１…Ｓｉ基
板（プレート電極）、６３…キャパシタ絶縁膜、６４…
蓄積電極、６５…絶縁膜、６８ａ…ＭＯＳトランジスタ
形成用Ｓｉ基板、６９、７９…ソース／ドレイン、７５
…ゲート電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、前記半導体基板が、第１半導体基板と、絶縁膜を介して
前記第１半導体基板に接合された第２半導体基板と、を
具備することと、前記第１半導体基板は全メモリセルに共通電位を与える
キャパシタ電極として機能することと、前記ＭＯＳトランジスタが前記第２半導体基板に形成さ
れることと、前記キャパシタが前記絶縁膜を貫通するように形成され
ることと、前記キャパシタが、前記ＭＯＳトランジスタのソースま
たはドレインの一方と電気的に接続され且つ蓄積電極と
して機能する導電膜と、前記キャパシタ電極と蓄積電極
との間に配設されたキャパシタ絶縁膜と、を具備するこ
とと、を特徴とする半導体記憶装置。
【請求項２】第１半導体基板と、絶縁膜を介して前記
第１半導体基板に接合された第２半導体基板と、を具備
する半導体基板を調製する工程と、前記第２半導体基板から前記絶縁膜を貫通し、前記第１
半導体基板へ達する溝を形成する工程と、前記溝内に露出する前記第１半導体基板の表面を第１導
電膜で覆い、前記第１半導体基板に電気的に接触するキ
ャパシタ電極を形成する工程と、前記キャパシタ電極の露出表面を覆うキャパシタ絶縁膜
で形成する工程と、前記キャパシタ絶縁膜を介して前記キャパシタ電極と対
向するように前記溝内に第２導電膜を配設し、蓄積電極
を形成する工程と、前記第２半導体基板にＭＯＳトランジスタを形成すると
共に、そのソースまたはドレイン拡散層の一方と、前記
蓄積電極とを電気的に接続する工程と、を具備する半導
体記憶装置の製造方法。
【請求項３】半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、前記半導体基板が、第１半導体基板と、絶縁膜を介して
前記第１半導体基板に接合された第２半導体基板と、を
具備することと、前記第１半導体基板は全メモリセルに共通電位を与える
キャパシタ電極として機能することと、前記ＭＯＳトランジスタが前記第２半導体基板に形成さ
れることと、前記キャパシタが前記第１半導体基板に形成されること
と、前記キャパシタが、蓄積電極として機能する導電膜と、
前記キャパシタ電極と蓄積電極との間に配設されたキャ
パシタ絶縁膜と、を具備することと、前記蓄積電極が前記絶縁膜を貫通する導電層により前記
ＭＯＳトランジスタのソースまたはドレインの一方と電
気的に接続されることと、を特徴とする半導体記憶装
置。
【請求項４】第１半導体基板内に溝を形成し、前記溝
の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電
極で埋め込む工程と、絶縁膜を介して前記第１半導体基板上に第２半導体基板
を接合する工程と、前記第２半導体基板から前記絶縁膜を貫通し、前記蓄積
電極へ達する溝を形成すると共に、前記溝を導電層によ
り埋め込む工程と、ソースまたはドレイン拡散層の一方が前記導電層に接続
するように前記第２半導体基板にＭＯＳトランジスタを
形成する工程と、を具備する半導体記憶装置の製造方
法。
【請求項５】半導体基板にＭＯＳトランジスタとキャ
パシタとからなるメモリセルが配列形成された半導体記
憶装置において、前記半導体基板が、第１半導体層と、絶縁膜を介して前
記第１半導体層に接合された第２半導体層と、を具備す
ることと、前記第１半導体層は全メモリセルに共通電位を与えるキ
ャパシタ電極として機能することと、前記ＭＯＳトランジスタが前記第２半導体層に形成され
ることと、前記ＭＯＳトランジスタが上下方向に積層されたソー
ス、チャネル、及びドレイン層を具備することと、前記キャパシタが前記第１半導体層に形成され、ここで
前記ＭＯＳトランジスタが前記キャパシタの上に位置す
ることと、前記キャパシタが、前記ＭＯＳトランジスタの下部のソ
ースまたはドレインの一方と電気的に接続され且つ蓄積
電極として機能する導電膜と、前記キャパシタ電極と蓄
積電極との間に配設されたキャパシタ絶縁膜と、を具備
することと、を特徴とする半導体記憶装置。
【請求項６】第１半導体層内に溝を形成し、前記溝の
内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極
で埋め込む工程と、絶縁膜を介して前記第１半導体層上に第２半導体層を形
成すると共に、前記第２半導体層と前記蓄積電極とを、
前記溝を貫通する導電層により接続する工程と、上下方向に積層されたソース、チャネル、及びドレイン
層を具備するＭＯＳトランジスタを、前記蓄積電極上に
位置するように前記第２半導体層に形成し、ここで前記
ＭＯＳトランジスタの下部のソースまたはドレイン拡散
層の一方を前記導電層に接続させる工程と、を具備する
半導体記憶装置の製造方法。