JPH06105389B2 - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JPH06105389B2 JPH06105389B2 JP62181919A JP18191987A JPH06105389B2 JP H06105389 B2 JPH06105389 B2 JP H06105389B2 JP 62181919 A JP62181919 A JP 62181919A JP 18191987 A JP18191987 A JP 18191987A JP H06105389 B2 JPH06105389 B2 JP H06105389B2
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- electrode
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Description
【発明の詳細な説明】 〔目 次〕 〔概 要〕 第３頁 〔産業上の利用分野〕 第４頁 〔従来の技術〕 第４頁 〔発明が解決しようとする問題点〕 第７頁 〔問題点を解決するための手段〕 第７頁 〔作 用〕 第８頁 〔実施例〕 第９頁 第１図の説明 第９頁 第２図の説明 第12頁 第３図の説明 第14頁 第４図の説明 第16頁 第５図の説明 第20頁 第６図の説明 第21頁 〔発明の効果〕 第23頁 〔概 要〕 本発明はアクティブマトリクス型表示装置に係り、特に
不良素子を容易に同定することのできるアクティブマト
リクス回路の構成にに関し、 アクティブマトリクスにおいて、電気的に閉回路となる
欠陥が存在する場合に、その欠陥部を容易に同定可能と
することを目的とし、 平行に配列された複数本のスキャンバスラインと、該ス
キャンバスラインのそれぞれに対応して配設された複数
個の画素と、前記スキャンバスライン間に前記画素対応
にスイッチング素子をマトリクス状に配列し、該各スイ
ッチング素子の制御電極を対応するスキャンバスライン
に接続するとともに、二つの被制御電極のうち一方を次
位のスキャンバスラインに接続して、複数ライン階梯状
に関連した接続群を構成したアクティブマトリクスアレ
イにおいて、前記制御電極と対応するスキャンバスライ
ンとの間，または前記一方の被制御電極と該被制御電極
が接続される次位のキスャンバスラインとの間を、前記
スキャンバス１画素分の抵抗値より高い抵抗値を有する
接続電極を介して接続した構成とした。
不良素子を容易に同定することのできるアクティブマト
リクス回路の構成にに関し、 アクティブマトリクスにおいて、電気的に閉回路となる
欠陥が存在する場合に、その欠陥部を容易に同定可能と
することを目的とし、 平行に配列された複数本のスキャンバスラインと、該ス
キャンバスラインのそれぞれに対応して配設された複数
個の画素と、前記スキャンバスライン間に前記画素対応
にスイッチング素子をマトリクス状に配列し、該各スイ
ッチング素子の制御電極を対応するスキャンバスライン
に接続するとともに、二つの被制御電極のうち一方を次
位のスキャンバスラインに接続して、複数ライン階梯状
に関連した接続群を構成したアクティブマトリクスアレ
イにおいて、前記制御電極と対応するスキャンバスライ
ンとの間，または前記一方の被制御電極と該被制御電極
が接続される次位のキスャンバスラインとの間を、前記
スキャンバス１画素分の抵抗値より高い抵抗値を有する
接続電極を介して接続した構成とした。
本発明はアクティブマトリクス型表示装置に係り、特に
不良素子を容易に同定することのできるアクティブマト
リクス回路の構成に関する。
不良素子を容易に同定することのできるアクティブマト
リクス回路の構成に関する。
アクティブマトリクス型表示装置，特に液晶を用いたア
クティブマトリクス型液晶ディスプレイは、フルカラー
化も容易なフラットディスプレイとして実用化が進めら
れつつある。しかし画素毎にスイッチング素子を設ける
必要があるため、欠陥が発生し易く、高い歩留を実現す
るためには、線欠陥の発生を防止し、更には点欠陥の発
生も抑制するため、一つの画素に複数のスイッチング素
子を設ける冗長構成を採用することが望ましい。
クティブマトリクス型液晶ディスプレイは、フルカラー
化も容易なフラットディスプレイとして実用化が進めら
れつつある。しかし画素毎にスイッチング素子を設ける
必要があるため、欠陥が発生し易く、高い歩留を実現す
るためには、線欠陥の発生を防止し、更には点欠陥の発
生も抑制するため、一つの画素に複数のスイッチング素
子を設ける冗長構成を採用することが望ましい。
その一つの方法としては、不良素子をレーザトリミング
等により切り離すことが考えられるが、そのためには不
良素子を同定できることが必要であるが、現実には困難
である。
等により切り離すことが考えられるが、そのためには不
良素子を同定できることが必要であるが、現実には困難
である。
既に提案されている冗長構成の一例を第７図，第８図に
示す。
示す。
第７図の等価回路は、それぞれ平行に配列された走査信
号線となるゲートバスGB1,GB2,………,GB250と、データ
信号線となるドレインバスDB1,DB2,………,DB250との各
交差部に、表示セルＬとこれを駆動するスイッチング素
子としてそれぞれ複数個の薄膜トランジスタ（TFT）か
らなる画素を設けた例を示す。
号線となるゲートバスGB1,GB2,………,GB250と、データ
信号線となるドレインバスDB1,DB2,………,DB250との各
交差部に、表示セルＬとこれを駆動するスイッチング素
子としてそれぞれ複数個の薄膜トランジスタ（TFT）か
らなる画素を設けた例を示す。
第８図のレイアウト図は、上記各画素の構成を示す図
で、ＤはドレインバスDBmmから導出されたドレイン電
極、Ｓは表示セルの表示電極Ｅから導出されたソース電
極、Ｇはゲート電極でゲートバスGBｎの一部を用いてい
る。上記ドレイン電極Ｄ及びソース電極Ｓはそれぞれ２
個ずつ設けられ、画素ごとに２つのTFTが形成されてい
る。
で、ＤはドレインバスDBmmから導出されたドレイン電
極、Ｓは表示セルの表示電極Ｅから導出されたソース電
極、Ｇはゲート電極でゲートバスGBｎの一部を用いてい
る。上記ドレイン電極Ｄ及びソース電極Ｓはそれぞれ２
個ずつ設けられ、画素ごとに２つのTFTが形成されてい
る。
このようにTFTを並列に２個設ける構成では、いずれか
のTFTに欠陥が存在していた場合、欠陥TFTの存在する表
示セルＬの同定はできるが、検査によって不良TFTその
ものを識別することはできない。例えば、いずれかのTF
Tにドレイン−ゲート間短絡があったとしても、ドレイ
ンバスDBｍとゲートバスGBｎの短絡判定により、対応す
る表示セルに短絡があるか否かは判定できるが、２個の
TFTはすべて電気的に完全に並列接続されているため、
短絡の生じた不良TFTを識別することは困難である。
のTFTに欠陥が存在していた場合、欠陥TFTの存在する表
示セルＬの同定はできるが、検査によって不良TFTその
ものを識別することはできない。例えば、いずれかのTF
Tにドレイン−ゲート間短絡があったとしても、ドレイ
ンバスDBｍとゲートバスGBｎの短絡判定により、対応す
る表示セルに短絡があるか否かは判定できるが、２個の
TFTはすべて電気的に完全に並列接続されているため、
短絡の生じた不良TFTを識別することは困難である。
また本発明者らが特願昭61−212696号にて提案した、デ
ータバスラインとスキャンバスラインを別々の基板に配
置し、且つ各表示セルＬを駆動するTFTのドレイン電極
を、次位のスキャンバスラインに接続した、階梯状接続
のスキャンバス接続群を有する対向マトリクス方式（以
下、ゲート接続型対向マトリクス方式と記す）では、TF
Tのドレイン−ゲート間の短絡は平行して走る２つのス
キャンバスライン間の短絡となるため、欠陥セルの同定
も困難となる。
ータバスラインとスキャンバスラインを別々の基板に配
置し、且つ各表示セルＬを駆動するTFTのドレイン電極
を、次位のスキャンバスラインに接続した、階梯状接続
のスキャンバス接続群を有する対向マトリクス方式（以
下、ゲート接続型対向マトリクス方式と記す）では、TF
Tのドレイン−ゲート間の短絡は平行して走る２つのス
キャンバスライン間の短絡となるため、欠陥セルの同定
も困難となる。
このように、従来の冗長TFT構成のアクティブマトリク
スでは、電気的に開回路となるような欠陥に対しては有
効であっても、電気的に閉回路となるような欠陥に対し
ては、欠陥部をレーザ等により電気的に切り離そうとし
ても欠陥部を同定することが困難なため、冗長構成を設
けても有効に機能しないという問題があった。
スでは、電気的に開回路となるような欠陥に対しては有
効であっても、電気的に閉回路となるような欠陥に対し
ては、欠陥部をレーザ等により電気的に切り離そうとし
ても欠陥部を同定することが困難なため、冗長構成を設
けても有効に機能しないという問題があった。
上述した従来のアクティブマトリクスにおける種々の問
題は、TFT冗長構成とするしないにかかわらず、欠陥部
の同定が必ずしも容易ではないことに起因する。
題は、TFT冗長構成とするしないにかかわらず、欠陥部
の同定が必ずしも容易ではないことに起因する。
本発明の目的は、アクティブマトリクスにおいて、電気
的に閉回路となる欠陥が存在する場合に、その欠陥部を
容易に同定可能とすることにある。
的に閉回路となる欠陥が存在する場合に、その欠陥部を
容易に同定可能とすることにある。
本発明は、複数本のスキャンバスラインと、マトリクス
状に配列された複数個の画素対応の表示セルと、該表示
セルの駆動手段として画素対応のスイッチング素子を具
備するアクティブマトリクスにおいて、前記スイッチン
グ素子の制御電極と対応するスキャンバスラインとの
間，または二つの被制御電極の一方と次位のスキャンバ
スラインとの間を、１画素分に対応するバスラインの抵
抗より高い抵抗値を有する接続電極によって接続したこ
とを特徴とする。
状に配列された複数個の画素対応の表示セルと、該表示
セルの駆動手段として画素対応のスイッチング素子を具
備するアクティブマトリクスにおいて、前記スイッチン
グ素子の制御電極と対応するスキャンバスラインとの
間，または二つの被制御電極の一方と次位のスキャンバ
スラインとの間を、１画素分に対応するバスラインの抵
抗より高い抵抗値を有する接続電極によって接続したこ
とを特徴とする。
上述の構成において、スイッチング素子例えばTFTの制
御端子と被制御電極間に短絡がない場合には、１本のス
キャンバスラインにゲートを接続する各TFTのドレイン
電位は一様となるのに対し、短絡が発生した場合には短
絡部を流れる電流のために、短絡TFTに接続する高抵抗
の接続電極部で電圧降下が発生し、短絡TFT以降のTFTの
ドレイン電位が変化することから、後述するように表示
に異常をきたす。従って表示異常から短絡素子TFTを検
知することが可能となる。
御端子と被制御電極間に短絡がない場合には、１本のス
キャンバスラインにゲートを接続する各TFTのドレイン
電位は一様となるのに対し、短絡が発生した場合には短
絡部を流れる電流のために、短絡TFTに接続する高抵抗
の接続電極部で電圧降下が発生し、短絡TFT以降のTFTの
ドレイン電位が変化することから、後述するように表示
に異常をきたす。従って表示異常から短絡素子TFTを検
知することが可能となる。
以下本発明の実施例を図面を参照しながら説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例及び第２
の実施例の要部を示すレイアウト図である。
の実施例の要部を示すレイアウト図である。
同図（ａ），（ｂ）はいずれもスイッチング素子にａ−
Si層を活性層とする薄膜トランジスタ（TFT）を用い、
そのTFTの制御電極（同図ではゲート電極Ｇ）を接続し
たスキャンバスライン（以下スキャンバスと記す）SBｎ
の次位のスキャンバスSBｎ＋１に、２つの被制御電極の
うちの一方（同図ではドレイン電極Ｄ）を接続し、複数
本のスキャンバスをTFTを介して階梯状に接続してスキ
ャンバス接続群を構成した対向マトリクス方式の表示装
置を、本発明を用いて構成した例であり、いずれも隣接
する２個の画素間に、２個の薄膜トランジスタT,T′を
具えた駆動手段11を設けた冗長構成の例である。
Si層を活性層とする薄膜トランジスタ（TFT）を用い、
そのTFTの制御電極（同図ではゲート電極Ｇ）を接続し
たスキャンバスライン（以下スキャンバスと記す）SBｎ
の次位のスキャンバスSBｎ＋１に、２つの被制御電極の
うちの一方（同図ではドレイン電極Ｄ）を接続し、複数
本のスキャンバスをTFTを介して階梯状に接続してスキ
ャンバス接続群を構成した対向マトリクス方式の表示装
置を、本発明を用いて構成した例であり、いずれも隣接
する２個の画素間に、２個の薄膜トランジスタT,T′を
具えた駆動手段11を設けた冗長構成の例である。
同図（ａ）に示す第１の実施例は、同一スキャンバスSB
ｎに接続する２つの画素間に２個の薄膜トランジスタT,
T′を設け、両者のゲート電極（制御電極）G,G′はその
画素に対応するスキャンバスSBｎに接続し、ドレイン電
極（第１の被制御電極）D,D′は共通接続とし、高抵抗
の接続電極Ｒを介してそれの導出先の次位のスキャンバ
スSBｎ＋１に接続し、更に上記２つの画素の表示電極E,
E′のうち、一方の表示電極Ｅには薄膜トランジスタＴ
のソース電極Ｓ（第２の被制御電極）を接続し、他方の
表示電極Ｅ′には薄膜トランジスタＴ′のソース電極
Ｓ′を接続したものである。なお図より明らかな如く、
ゲート電極G,G′はいずれもスキャンバスSBｎに直結す
ることにより、共通接続となっている。
ｎに接続する２つの画素間に２個の薄膜トランジスタT,
T′を設け、両者のゲート電極（制御電極）G,G′はその
画素に対応するスキャンバスSBｎに接続し、ドレイン電
極（第１の被制御電極）D,D′は共通接続とし、高抵抗
の接続電極Ｒを介してそれの導出先の次位のスキャンバ
スSBｎ＋１に接続し、更に上記２つの画素の表示電極E,
E′のうち、一方の表示電極Ｅには薄膜トランジスタＴ
のソース電極Ｓ（第２の被制御電極）を接続し、他方の
表示電極Ｅ′には薄膜トランジスタＴ′のソース電極
Ｓ′を接続したものである。なお図より明らかな如く、
ゲート電極G,G′はいずれもスキャンバスSBｎに直結す
ることにより、共通接続となっている。
同図（ｂ）に示す第２の実施例は、同一スキャンバスSB
ｎに接続する各画素間に２個の薄膜トランジスタT,T′
を設け、両者のゲート電極G,G′を共通接続とし、導出
先の上記スキャンバスSBｎとの間を高抵抗の接続電極Ｒ
を介して接続し、両者のドレイン電極D,D′は共通接続
として次位のスキャンバスSBｎ＋１に直結したものであ
る。
ｎに接続する各画素間に２個の薄膜トランジスタT,T′
を設け、両者のゲート電極G,G′を共通接続とし、導出
先の上記スキャンバスSBｎとの間を高抵抗の接続電極Ｒ
を介して接続し、両者のドレイン電極D,D′は共通接続
として次位のスキャンバスSBｎ＋１に直結したものであ
る。
上記第１および第２の実施例における接続電極Ｒの抵抗
値は、各スキャンバスSBｎ,SBｎ＋１の１画素分の抵抗
値より高いものであることを要する。この点については
後述する。
値は、各スキャンバスSBｎ,SBｎ＋１の１画素分の抵抗
値より高いものであることを要する。この点については
後述する。
上記２つの実施例は、薄膜トランジスタT,T′と接続電
極Ｒとにより構成した駆動手段11を各画素間に設け、各
画素とも駆動用のTFTを２個ずつ具備する冗長構成とし
た例である。
極Ｒとにより構成した駆動手段11を各画素間に設け、各
画素とも駆動用のTFTを２個ずつ具備する冗長構成とし
た例である。
かかる構成とした第１の実施例および第２の実施例にお
いて、TFTのゲート電極G,G′とドレイン電極D,D′の間
に短絡欠陥が存在した場合、第１の実施例ではスキャン
バス電圧の影響を受けてドレイン電圧ＶＤが、第２の実
施例ではドレインバス電圧の影響を受けてゲート電圧Ｖ
Ｇが変動する。その結果異常が存在する駆動手段11につ
ながる２つの画素に表示異常が発生する。
いて、TFTのゲート電極G,G′とドレイン電極D,D′の間
に短絡欠陥が存在した場合、第１の実施例ではスキャン
バス電圧の影響を受けてドレイン電圧ＶＤが、第２の実
施例ではドレインバス電圧の影響を受けてゲート電圧Ｖ
Ｇが変動する。その結果異常が存在する駆動手段11につ
ながる２つの画素に表示異常が発生する。
従って上記第１の実施例及び第２実施例のように駆動手
段11を構成することにより、同一駆動手段11につながる
２つの画素に表示異常が発生した場合に、直ちにその駆
動手段11に欠陥が存在すると判定することができ、欠陥
の存在個所を容易に同定できる。
段11を構成することにより、同一駆動手段11につながる
２つの画素に表示異常が発生した場合に、直ちにその駆
動手段11に欠陥が存在すると判定することができ、欠陥
の存在個所を容易に同定できる。
既に述べたように従来は対向マトリクス方式の場合、ス
キャンバスSBｎとドレインバスDBｍ間に短絡があっても
短絡個所の判定は困難であったものを、本実施例では上
述のように、短絡が存在する駆動手段11を的確に検出で
きるので、欠陥のある駆動手段11を切り離せばよい。
キャンバスSBｎとドレインバスDBｍ間に短絡があっても
短絡個所の判定は困難であったものを、本実施例では上
述のように、短絡が存在する駆動手段11を的確に検出で
きるので、欠陥のある駆動手段11を切り離せばよい。
即ち、不良の駆動手段11を構成するすべての薄報トラン
ジスタのゲート電極G,G′とスキャンバスSBｎ間，もし
くはドレイン電極D,D′と次位のスキャンバスSBｎ＋１
間（例えば第３図に×印で示した個所、詳細は後述）
を、ガラス基板（図示せず）の裏面よりレーザ等によっ
て切断する。
ジスタのゲート電極G,G′とスキャンバスSBｎ間，もし
くはドレイン電極D,D′と次位のスキャンバスSBｎ＋１
間（例えば第３図に×印で示した個所、詳細は後述）
を、ガラス基板（図示せず）の裏面よりレーザ等によっ
て切断する。
このように不良の駆動手段11を切り離しても、各画素に
は薄膜トランジスタを２個ずつ具えた冗長構成となって
いるので、その一つを切り離しても残る一つの薄膜トラ
ンジスタによって画素を駆動でき、表示には何の異常も
生じない。
は薄膜トランジスタを２個ずつ具えた冗長構成となって
いるので、その一つを切り離しても残る一つの薄膜トラ
ンジスタによって画素を駆動でき、表示には何の異常も
生じない。
第２図は上記第１図（ｂ）に示す第２の実施例のレイア
ウトを示す図である。第２図は第１図（ｂ）とは上下を
反対に描いてあるが、回路構成は全く同一である。即
ち、隣接する２つの表示電極E,E′に対して、２つの薄
膜トランジスタT,T′と接続電極Ｒからなる駆動手段11
を形成した例であって、共通接続としたゲート電極G,
G′を高抵抗の接続電極Ｒを介してスキャンバスSBｎに
接続し、ドレイン電極D,D′はすべて直接次位のスキャ
ンバスSBｎ＋１に接続した。更に、ソース電極S,S′は
それぞれ表示電極E,E′に接続する。
ウトを示す図である。第２図は第１図（ｂ）とは上下を
反対に描いてあるが、回路構成は全く同一である。即
ち、隣接する２つの表示電極E,E′に対して、２つの薄
膜トランジスタT,T′と接続電極Ｒからなる駆動手段11
を形成した例であって、共通接続としたゲート電極G,
G′を高抵抗の接続電極Ｒを介してスキャンバスSBｎに
接続し、ドレイン電極D,D′はすべて直接次位のスキャ
ンバスSBｎ＋１に接続した。更に、ソース電極S,S′は
それぞれ表示電極E,E′に接続する。
本実施例の構成を用いた場合の画素占有率は、冗長構成
のための薄膜トランジスタT,T′及び接続電極Ｒを配設
したにもかかわらず、殆ど低下しない。即ち、薄膜トラ
ンジスタT,T′は、通常の駆動用スイッチング素子（薄
膜トランジスタ）を表示セル１個に対し１個のみ設けた
場合に発生する空きスペースに形成され、接続電極Ｒは
ゲート電極とスキャンバスSBｎとの接続線が配設される
ところに設けたものであり、いずれも特に新たなスペー
スを必要とするものではない。この点については上記第
２図を参照することにより、容易に理解されよう。
のための薄膜トランジスタT,T′及び接続電極Ｒを配設
したにもかかわらず、殆ど低下しない。即ち、薄膜トラ
ンジスタT,T′は、通常の駆動用スイッチング素子（薄
膜トランジスタ）を表示セル１個に対し１個のみ設けた
場合に発生する空きスペースに形成され、接続電極Ｒは
ゲート電極とスキャンバスSBｎとの接続線が配設される
ところに設けたものであり、いずれも特に新たなスペー
スを必要とするものではない。この点については上記第
２図を参照することにより、容易に理解されよう。
第３図（ａ）〜（ｆ）に上記第２の実施例のアクティブ
マトリクス基板の製造方法を、製造工程の順に示す。第
３図（ａ），（ｃ），（ｅ）は第２図（ｂ）のＡ−Ａ矢
視部断面を、第３図（ｂ），（ｄ），（ｆ）は第２図
（ｂ）のＢ−Ｂ矢視部断面を示す図である。
マトリクス基板の製造方法を、製造工程の順に示す。第
３図（ａ），（ｃ），（ｅ）は第２図（ｂ）のＡ−Ａ矢
視部断面を、第３図（ｂ），（ｄ），（ｆ）は第２図
（ｂ）のＢ−Ｂ矢視部断面を示す図である。
〔第３図（ａ），（ｂ）参照〕 ガラス基板５上に、スパッタリング法により薄厚凡そ50
0ÅのSnO2（二酸化錫）膜１を所定にパターンに従って
形成して、前述の表示電極Ｅ（第３図には図示せず），
及びスイッチング素子としての薄膜トランジスタのソー
ス電極S,ドレイン電極D,並びに接続電極Ｒを形成する。
0ÅのSnO2（二酸化錫）膜１を所定にパターンに従って
形成して、前述の表示電極Ｅ（第３図には図示せず），
及びスイッチング素子としての薄膜トランジスタのソー
ス電極S,ドレイン電極D,並びに接続電極Ｒを形成する。
次いでａ−Si膜（アモルファスシリコン膜、厚さ約1000
Å）２とその上にSiN膜（窒化シリコン膜、厚さ約3000
Å）３を、Ｐ−CVD法によって積層し、TFT薄膜トランジ
スタ部のみを残して不要部を選択的にエッチング除去す
る。以上によりソース電極S,ドレイン電極Ｄ上に、ａ−
Si膜２からなる半導体活性層とSiN膜３からなるゲート
絶縁膜を形成する。
Å）２とその上にSiN膜（窒化シリコン膜、厚さ約3000
Å）３を、Ｐ−CVD法によって積層し、TFT薄膜トランジ
スタ部のみを残して不要部を選択的にエッチング除去す
る。以上によりソース電極S,ドレイン電極Ｄ上に、ａ−
Si膜２からなる半導体活性層とSiN膜３からなるゲート
絶縁膜を形成する。
次いで蒸着法によりAl膜（アルミニウム膜、厚さ約１μ
ｍ）４を所定のパターンに従って形成して、Alからなる
ゲート電極Ｇと、接続電極Ｒの端部とオーミックコンタ
クトするスキャンバスSBｎを形成する。ここで同図
（ｆ）に見られるように、ゲート電極Ｇの延長部を接続
電極Ｒの端部上に重なるよう導出しておくことにより、
ゲート電極Ｇは接続電極Ｒを介してスキャンバスSBｎに
接続する。
ｍ）４を所定のパターンに従って形成して、Alからなる
ゲート電極Ｇと、接続電極Ｒの端部とオーミックコンタ
クトするスキャンバスSBｎを形成する。ここで同図
（ｆ）に見られるように、ゲート電極Ｇの延長部を接続
電極Ｒの端部上に重なるよう導出しておくことにより、
ゲート電極Ｇは接続電極Ｒを介してスキャンバスSBｎに
接続する。
以上により本実施例のスタガード型の薄膜トランジスタ
をスイッチング素子として使用したアクティブマトリク
ス表示パネルが完成する。上記説明から明らかな如く、
本実施例の構成を有するアクティブマトリクス表示パネ
ルを製造するに当たり、従来の製造工程で使用するマス
クパターンを変更するのみでよく、工程数を増やす必要
はなく、従ってこれの製造は至って容易である。
をスイッチング素子として使用したアクティブマトリク
ス表示パネルが完成する。上記説明から明らかな如く、
本実施例の構成を有するアクティブマトリクス表示パネ
ルを製造するに当たり、従来の製造工程で使用するマス
クパターンを変更するのみでよく、工程数を増やす必要
はなく、従ってこれの製造は至って容易である。
以上の製造工程において、高抵抗部のSnO2膜は、SnO2の
ターゲットを１×10-3〔Torr〕のAr＋O2の混合ガス中で
スパッタリング法により形成するが、O2ガスの分圧を調
整することにより抵抗値を制御できる。
ターゲットを１×10-3〔Torr〕のAr＋O2の混合ガス中で
スパッタリング法により形成するが、O2ガスの分圧を調
整することにより抵抗値を制御できる。
次に上記接続電極Ｒの抵抗値について第４図により説明
する。
する。
ｎ番目の画素ラインのｍ列目の画素と、ｍ＋１列目の画
素に接続された薄膜トランジスタ（TFT）T,T′のいずれ
かのドレインとゲートが短絡した場合を示している。短
絡のない場合には、薄膜トランジスタのゲート絶縁膜に
より、スキャンバスライン間は絶縁されているために、
駆動電圧波形の立ち上がり時の過渡的な時間を除いて電
流は流れないが、短絡がある場合は短絡部抵抗ＲＳを通
じて電流ＩＳが流れる。このため、ｎ番目のスキャンバ
スラインSBｎに薄膜トランジスタT,T′のゲートが接続
される部分の電位ＶGm,n＋１番目のスキャンバスライン
SBｎ＋１にT,T′のドレインが接続される部分の電位Ｖ
Dmは、外部から印加された電位のＶGo,VDoとは異なった
電位となる。これらのバスラインにつながる画素での表
示状態は、ドレイン電極の電位ＶDm,VDm−１,VDm−２に
よって左右される。第４図の等価回路より明らかなよう
に、各TFTのドレイン電位には、 |VD,0｜＞ＶD,1｜＞………＞ |VD,m−２｜＞|VD,m−１｜＞|VD,m｜ の関係があり、これらのドレイン電位に応じて表示に影
響が現れる。
素に接続された薄膜トランジスタ（TFT）T,T′のいずれ
かのドレインとゲートが短絡した場合を示している。短
絡のない場合には、薄膜トランジスタのゲート絶縁膜に
より、スキャンバスライン間は絶縁されているために、
駆動電圧波形の立ち上がり時の過渡的な時間を除いて電
流は流れないが、短絡がある場合は短絡部抵抗ＲＳを通
じて電流ＩＳが流れる。このため、ｎ番目のスキャンバ
スラインSBｎに薄膜トランジスタT,T′のゲートが接続
される部分の電位ＶGm,n＋１番目のスキャンバスライン
SBｎ＋１にT,T′のドレインが接続される部分の電位Ｖ
Dmは、外部から印加された電位のＶGo,VDoとは異なった
電位となる。これらのバスラインにつながる画素での表
示状態は、ドレイン電極の電位ＶDm,VDm−１,VDm−２に
よって左右される。第４図の等価回路より明らかなよう
に、各TFTのドレイン電位には、 |VD,0｜＞ＶD,1｜＞………＞ |VD,m−２｜＞|VD,m−１｜＞|VD,m｜ の関係があり、これらのドレイン電位に応じて表示に影
響が現れる。
本発明を用いて欠陥セルを特定可能にするためには、欠
陥部とこれに隣接する部分のドレイン電位の差異が、他
の部分の２倍以上あることが必要である。
陥部とこれに隣接する部分のドレイン電位の差異が、他
の部分の２倍以上あることが必要である。
|VD,m−１｜−|VD,m｜ ＞２｛|VD,m−２｜−|VD,m−１｜｝ これにより、Ｒｃ,Rｂの関係として （Ｒｂ＋Ｒｃ）Ｉｓ＞2RｂＩｓ 従ってＲｃ＞Ｒｂの関係が本発明を用いて欠陥部を同定
するために必要となる。
するために必要となる。
因みに前述した第２の実施例で得られた接続電極Ｒの抵
抗は凡そ100KΩ，スキャンバスの抵抗は約20KΩであ
る。
抗は凡そ100KΩ，スキャンバスの抵抗は約20KΩであ
る。
上記第１及び第２の実施例では最も簡単なスタガード型
TFT構造を用いた例を説明したが、本発明はこれに限定
されるものではなく、逆スタガード型のTFTや、ソー
ス，ドレイン電極とａ−Si層との間にn+a−Si膜を介在
させる構造とすること等も、勿論可能である。
TFT構造を用いた例を説明したが、本発明はこれに限定
されるものではなく、逆スタガード型のTFTや、ソー
ス，ドレイン電極とａ−Si層との間にn+a−Si膜を介在
させる構造とすること等も、勿論可能である。
また、高抵抗接続部を構成する材料としては、SnO2のほ
か、酸化インジウム（In2O3）を混合したSnO2即ちITO
や、他の金属材料等幅広い材料を用い得る。
か、酸化インジウム（In2O3）を混合したSnO2即ちITO
や、他の金属材料等幅広い材料を用い得る。
本発明の要部である上記構成の駆動手段11は、２つの実
施例のように隣接する２つの画素間すべてに１組ずつ配
設することによって、有効に機能する冗長構成を実現で
きることは既に説明した通りである。これに変えて複数
個の画素を隣接する２個ずつの組に分け、１組の画素ご
とに上記構成の駆動手段11を１組ずつ配置する構成とす
ることもできる。かかる構成とした場合には、冗長構成
とはならないが、アクティブマトリクスの構成方式に関
係なく不良個所を容易に同定できることから、不良の駆
動手段11を切離すことができ、通常なら線欠陥となると
ころを、点欠陥でとどめることが可能となり、点欠陥を
許容できる表示装置の場合には、画素占有率が向上する
という利点がある。
施例のように隣接する２つの画素間すべてに１組ずつ配
設することによって、有効に機能する冗長構成を実現で
きることは既に説明した通りである。これに変えて複数
個の画素を隣接する２個ずつの組に分け、１組の画素ご
とに上記構成の駆動手段11を１組ずつ配置する構成とす
ることもできる。かかる構成とした場合には、冗長構成
とはならないが、アクティブマトリクスの構成方式に関
係なく不良個所を容易に同定できることから、不良の駆
動手段11を切離すことができ、通常なら線欠陥となると
ころを、点欠陥でとどめることが可能となり、点欠陥を
許容できる表示装置の場合には、画素占有率が向上する
という利点がある。
更に上記駆動手段11を構成するスイッチング素子の数は
２個に限定されるものではなく、３個以上であっても勿
論差支えない。
２個に限定されるものではなく、３個以上であっても勿
論差支えない。
また、高抵抗の接続電極Ｒは、ゲート電極G,G′の共通
接続部とスキャンバスSBｎとの間及びドレイン電極D,
D′の共通接続部とその導出先との間の双方に設けるこ
とも可能である。
接続部とスキャンバスSBｎとの間及びドレイン電極D,
D′の共通接続部とその導出先との間の双方に設けるこ
とも可能である。
上記ドレイン電極D,D′の共通接続部の接続先を、前述
の第１及び第２の実施例では次位のスキャンバスSB
ｎ＋１とした構成のアクティブマトリクスの例を説明し
たが、これも本発明を限定するものではなく、通常の対
向マトリクス方式のように、接地バスに導出してもよ
い。
の第１及び第２の実施例では次位のスキャンバスSB
ｎ＋１とした構成のアクティブマトリクスの例を説明し
たが、これも本発明を限定するものではなく、通常の対
向マトリクス方式のように、接地バスに導出してもよ
い。
また、本発明は上記第１及び第２の実施例で説明したス
キャンバスを階梯状接続した構成のゲート接続型対向マ
トリクス方式において、各画素ごとにTFTを２個ずつ配
設し、冗長構成とした例であるが、本発明は冗長構成限
らず、画素対応にTFTを１個ずつ配設した構成に適用で
きることは勿論である。
キャンバスを階梯状接続した構成のゲート接続型対向マ
トリクス方式において、各画素ごとにTFTを２個ずつ配
設し、冗長構成とした例であるが、本発明は冗長構成限
らず、画素対応にTFTを１個ずつ配設した構成に適用で
きることは勿論である。
第５図は本発明に係るスキャンバス階梯状接続方式の表
示装置の第３の実施例を示す図である。
示装置の第３の実施例を示す図である。
本実施例は本発明の基本的な構成例というべきものと言
ってよく、各画素対応にTFTを１個ずつ配設し、各ゲー
ト電極は対応するスキャンバスラインに、各ドレイン電
極を次位のスキャンバスラインに導出されている。
ってよく、各画素対応にTFTを１個ずつ配設し、各ゲー
ト電極は対応するスキャンバスラインに、各ドレイン電
極を次位のスキャンバスラインに導出されている。
同図ではｎ行ｍ列目のTFT（Ｔn,m）のゲート・ドレイン
間が短絡し、２つのスキャンバスライン間が短絡部の抵
抗Ｒｓでつながった状態を示す。
間が短絡し、２つのスキャンバスライン間が短絡部の抵
抗Ｒｓでつながった状態を示す。
第６図（ａ）は上記第５図を接続電極抵抗Ｒｃ，バスラ
イン間抵抗Ｒｂを含む等価回路を示す図で、ｎ行目のア
ドレスのシーケンスに入り、過渡的な状態（TFTを通じ
ての液晶セル容量の充電等）を経て到達した定常的な状
態を想定している。TFTのON抵抗（1MΩ以上）と液晶セ
ル容量（0.1〜1pF）の部分は、殆ど電流が流れないので
省略してある。
イン間抵抗Ｒｂを含む等価回路を示す図で、ｎ行目のア
ドレスのシーケンスに入り、過渡的な状態（TFTを通じ
ての液晶セル容量の充電等）を経て到達した定常的な状
態を想定している。TFTのON抵抗（1MΩ以上）と液晶セ
ル容量（0.1〜1pF）の部分は、殆ど電流が流れないので
省略してある。
短絡のないセルは、TFTのゲート・ドレイン間容量ＣGD
によって直流的に遮断されており、電流は流れない。短
絡の発生したセル部を２本のスキャンバスラインを通じ
てＩｓが流れ、各抵抗の両端に電圧降下が生じる。
によって直流的に遮断されており、電流は流れない。短
絡の発生したセル部を２本のスキャンバスラインを通じ
てＩｓが流れ、各抵抗の両端に電圧降下が生じる。
即ち、バスライン抵抗Ｒｂの両端にはＩｓ Rｂ等の電位
差を生じ、他の電流が流れない部分は等電位となる。
差を生じ、他の電流が流れない部分は等電位となる。
同図（ｂ）はｎ行目の各TFT,Ti,n（ｉ＝１〜ｍ〜）のド
レイン電圧Ｖi,nを示す図である。
レイン電圧Ｖi,nを示す図である。
ｊの値が１からｍ−１の間は ｜ΔＶD,m−1,n｜ ｜（ＶD,m−1,n−ＶD,m−2,n）｜＝Ｒｂ Rｓ のようになって、隣接セルとの電位差が一定となる。
短絡セル部の両端のセルとの電位差は、 ｜ΔＶD,m−1,n｜＝Ｒｃ Iｓ ｜ΔＶD,m,n｜＝（Ｒｃ＋Ｒｂ）Ｉｓ 短絡セルを他のセルと表示の状態で識別することが必要
となるが、Ｒｃ＞ＲｂとなるようにＲｃを設定すること
により、 ｜ΔＶD,m＋1,n｜＝｜ΔＶD,i,n｜（ｉ＝１〜ｍ−１） ｜ΔＶD,m,n｜＝2|ΔＶD,i,n｜（ｉ＝１〜ｍ−１） となって、手の部分の隣接セル間の表示の差異（表示の
傾斜）と明らかに異なるため、識別が可能となる。
となるが、Ｒｃ＞ＲｂとなるようにＲｃを設定すること
により、 ｜ΔＶD,m＋1,n｜＝｜ΔＶD,i,n｜（ｉ＝１〜ｍ−１） ｜ΔＶD,m,n｜＝2|ΔＶD,i,n｜（ｉ＝１〜ｍ−１） となって、手の部分の隣接セル間の表示の差異（表示の
傾斜）と明らかに異なるため、識別が可能となる。
更に本発明は、モノクローム，カラーいずれの表示装置
においても本発明を用いることが可能である。
においても本発明を用いることが可能である。
以上説明した如く本発明によれば、アクティブマトリク
ス回路の不良素子を的確且つ容易に同定可能となり、特
に冗長TFT構成を有する場合においても可能となること
から、欠陥のないアクティブマトリクス型TFTを実現で
きる。
ス回路の不良素子を的確且つ容易に同定可能となり、特
に冗長TFT構成を有する場合においても可能となること
から、欠陥のないアクティブマトリクス型TFTを実現で
きる。
第１図（ａ），（ｂ）は本発明第１及び第２の実施例説
明図、 第２図は上記第２の実施例のセルの要部を示すレイアウ
ト図、 第３図（ａ）〜（ｆ）は上記第２の実施例の製造方法を
製造工程の順に示す断面図、 第４図は上記第１の実施例の等価回路説明図、 第５図は本発明第３の実施例の構成説明図、 第６図（ａ），（ｂ）は上記第３の実施例の原理説明
図、 第７図は従来の表示装置の問題点を示す等価回路図、 第８図は従来の表示セルのレイアウト図である。 図において、１はSnO2膜、２はａ−Si膜、３はSiN膜、
４はAl膜、11は駆動手段、Ｇはゲート電極,Dはドレイン
電極、Ｓはソース電極、SBはスキャンバスライン、TFT
はスイッチング素子としての薄膜トランジスタを示す。
明図、 第２図は上記第２の実施例のセルの要部を示すレイアウ
ト図、 第３図（ａ）〜（ｆ）は上記第２の実施例の製造方法を
製造工程の順に示す断面図、 第４図は上記第１の実施例の等価回路説明図、 第５図は本発明第３の実施例の構成説明図、 第６図（ａ），（ｂ）は上記第３の実施例の原理説明
図、 第７図は従来の表示装置の問題点を示す等価回路図、 第８図は従来の表示セルのレイアウト図である。 図において、１はSnO2膜、２はａ−Si膜、３はSiN膜、
４はAl膜、11は駆動手段、Ｇはゲート電極,Dはドレイン
電極、Ｓはソース電極、SBはスキャンバスライン、TFT
はスイッチング素子としての薄膜トランジスタを示す。
フロントページの続き (72)発明者 高原 和博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−161494（ＪＰ，Ａ)
Claims (1)
- 【請求項１】平行に配列された複数本のスキャンバスラ
イン（………SBｎ,SBｎ＋１，………）と、該スキャン
バスラインのそれぞれに対応して配設された複数個の画
素と、前記スキャンバスライン間に前記画素対応にスイ
ッチング素子（T,T′）をマトリクス状に配列し、該各
スイッチング素子の制御電極（Ｇ）を対応するスキャン
バスライン（SBｎ）に接続するとともに、二つの被制御
電極のうち一方（Ｄ）を次位のスキャンバスライン（SB
ｎ＋１）に接続して、複数ライン階梯状に関連した接続
群を構成したアクティブマトリクスアレイにおいて、 前記制御電極（Ｇ）と対応するスキャンバスライン（SB
ｎ）との間，または前記一方の被制御電極（Ｄ）と該被
制御電極が接続される次位のスキャンバスライン（SB
ｎ＋１）との間を、前記スキャンバス１画素分の抵抗値
より高い抵抗値を有する接続電極（Ｒ）を介して接続し
たことを特徴とするアクティブマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181919A JPH06105389B2 (ja) | 1987-07-20 | 1987-07-20 | アクティブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181919A JPH06105389B2 (ja) | 1987-07-20 | 1987-07-20 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424300A JPS6424300A (en) | 1989-01-26 |
| JPH06105389B2 true JPH06105389B2 (ja) | 1994-12-21 |
Family
ID=16109204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181919A Expired - Lifetime JPH06105389B2 (ja) | 1987-07-20 | 1987-07-20 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105389B2 (ja) |
-
1987
- 1987-07-20 JP JP62181919A patent/JPH06105389B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424300A (en) | 1989-01-26 |
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