JPH0610547Y2 - ジツタ吸収回路 - Google Patents
ジツタ吸収回路Info
- Publication number
- JPH0610547Y2 JPH0610547Y2 JP1984179551U JP17955184U JPH0610547Y2 JP H0610547 Y2 JPH0610547 Y2 JP H0610547Y2 JP 1984179551 U JP1984179551 U JP 1984179551U JP 17955184 U JP17955184 U JP 17955184U JP H0610547 Y2 JPH0610547 Y2 JP H0610547Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- reproduction
- variable delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010521 absorption reaction Methods 0.000 title description 3
- 230000003111 delayed effect Effects 0.000 claims description 11
- 238000004904 shortening Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、コンパクトデイスクの再生信号からジツタ
（時間軸のゆらぎ）を吸収するための回路に関し、従来
ジツタ吸収用に用いられていたジツタ吸収用メモリを不
要にしあるいはその容量を小さくすることを可能にした
ものである。
（時間軸のゆらぎ）を吸収するための回路に関し、従来
ジツタ吸収用に用いられていたジツタ吸収用メモリを不
要にしあるいはその容量を小さくすることを可能にした
ものである。
コンパクトデイスクにおいては、再生時に回転駆動系の
不安定さから時間軸のゆらぎすなわちジツタを生じ、ワ
ウ・フラツタの原因となる。そこで、これを防止するた
め、ジツタ吸収回路を用いて時間軸の補正が行なわれ
る。
不安定さから時間軸のゆらぎすなわちジツタを生じ、ワ
ウ・フラツタの原因となる。そこで、これを防止するた
め、ジツタ吸収回路を用いて時間軸の補正が行なわれ
る。
ジツタ吸収回路を具えた軸受のコンパクトデイスク再生
装置を第２図に示す。第２図において、再生ＥＦＭ信号
は、コンパクトデイスクから再生された生の信号であ
る。この再生ＥＦＭ信号は、ＥＦＭ復調回路１０を介し
てデータ処理用メモリ１２に入力される。クロツク再生
回路１４は、再生ＥＦＭ信号からビツト変化に対応した
クロツク信号を再生する。アドレス制御回路１６は、こ
の再生クロツクに従つてＥＦＭ復調回路１０の出力信号
をデータ処理用メモリ（ＲＡＭ）１２に書き込み、内部
クロツク（水晶発振子出力により作られた再生クロツク
の正規の周波数（４．３２１８ＭHz）を有する信号）に
従つてその信号を読み出す。ＥＭＦ再生信号はデータ処
理用メモリ１２に書き込まれる際にはジツタを有してい
るが、データ処理用メモリ１２に一旦蓄えられた後正確
な周波数の内部クロツクで読み出されるので、データ処
理用メモリ１２からはジツタが吸収された再生信号が出
力される。データ処理用メモリ１２から出力された再生
信号は、Ｄ／Ａ変換器（図示せず）を介して音声出力と
して取り出される。
装置を第２図に示す。第２図において、再生ＥＦＭ信号
は、コンパクトデイスクから再生された生の信号であ
る。この再生ＥＦＭ信号は、ＥＦＭ復調回路１０を介し
てデータ処理用メモリ１２に入力される。クロツク再生
回路１４は、再生ＥＦＭ信号からビツト変化に対応した
クロツク信号を再生する。アドレス制御回路１６は、こ
の再生クロツクに従つてＥＦＭ復調回路１０の出力信号
をデータ処理用メモリ（ＲＡＭ）１２に書き込み、内部
クロツク（水晶発振子出力により作られた再生クロツク
の正規の周波数（４．３２１８ＭHz）を有する信号）に
従つてその信号を読み出す。ＥＭＦ再生信号はデータ処
理用メモリ１２に書き込まれる際にはジツタを有してい
るが、データ処理用メモリ１２に一旦蓄えられた後正確
な周波数の内部クロツクで読み出されるので、データ処
理用メモリ１２からはジツタが吸収された再生信号が出
力される。データ処理用メモリ１２から出力された再生
信号は、Ｄ／Ａ変換器（図示せず）を介して音声出力と
して取り出される。
データ処理メモリ１２は、誤り訂正用領域１２Ａとジツ
タ吸収用領域１２Ｂを具えており、このジツタ吸収用領
域１２Ｂは大きなジツタにも対応できるようにするた
め、従来は大きな容量が必要であつた。
タ吸収用領域１２Ｂを具えており、このジツタ吸収用領
域１２Ｂは大きなジツタにも対応できるようにするた
め、従来は大きな容量が必要であつた。
この考案は、前記従来の技術における欠点を解決して、
ジツタ吸収用メモリを不要にし、あるいはその容量を小
さくすることができるジツタ吸収回路を提供しようとす
るものである。
ジツタ吸収用メモリを不要にし、あるいはその容量を小
さくすることができるジツタ吸収回路を提供しようとす
るものである。
この考案は、コンパクトデイスクの再生信号を可変遅延
回路に入力し、前記再生信号から同期成分（デイスクの
回転速度に対応した信号で、再生信号に含まれるフレー
ム同期信号、あるいは再生信号から作成した再生クロツ
クなどをいう）を検出し、この検出された同期成分の位
相と基準クロツク（水晶発振器等の基準発振器の発振出
力に基づくクロツク）の位相との比較に基づいて前記可
変遅延回路の遅延時間を制御するようにしたものであ
る。すなわち、検出された同期成分の位相が基準クロツ
クの位相と比較して遅れている場合は遅延時間を短く
し、進んでいる場合は遅延時間を長くしている。
回路に入力し、前記再生信号から同期成分（デイスクの
回転速度に対応した信号で、再生信号に含まれるフレー
ム同期信号、あるいは再生信号から作成した再生クロツ
クなどをいう）を検出し、この検出された同期成分の位
相と基準クロツク（水晶発振器等の基準発振器の発振出
力に基づくクロツク）の位相との比較に基づいて前記可
変遅延回路の遅延時間を制御するようにしたものであ
る。すなわち、検出された同期成分の位相が基準クロツ
クの位相と比較して遅れている場合は遅延時間を短く
し、進んでいる場合は遅延時間を長くしている。
この考案の前記解決手段によれば、検出される同期成分
の位相が基準クロツクの位相と比較して遅れている場合
は遅延時間を短くし、進んでいる場合は遅延時間を長く
したので、ディスク再生信号の進みや遅れが解消され
て、ジツタを吸収することができる。したがつて、従来
のジツタ吸収用メモリは不要かあるいは規模を小さくす
ることができる。
の位相が基準クロツクの位相と比較して遅れている場合
は遅延時間を短くし、進んでいる場合は遅延時間を長く
したので、ディスク再生信号の進みや遅れが解消され
て、ジツタを吸収することができる。したがつて、従来
のジツタ吸収用メモリは不要かあるいは規模を小さくす
ることができる。
〔実施例１〕 この考案の一実施例を第１図に示す。これは、クローズ
ドループで遅延時間を制御するようにしたものである。
ドループで遅延時間を制御するようにしたものである。
第１図において、再生ＥＦＭ信号は、コンパクトデイス
クから再生された生の信号であり、再生駆動系の不安定
さによるジツタを含んでいる。再生ＥＦＭ信号は、可変
遅延回路１８を介してＥＦＭ復調回路１０に入力され
る。クロツク再生回路１４は、可変遅延回路１８から出
力される再生ＥＦＭ信号に基づきクロツク信号を再生す
る。アドレス制御回路１６は、再生クロツクに従つてＥ
ＦＭ復調信号をデータ処理用メモリ１２に書き込み、水
晶発振子出力により作られた内部クロツク（基準クロツ
ク）に従つて一定周期でこれを読み出す。データ処理用
メモリ１２の出力信号は、Ｄ／Ａ変換器（図示せず）を
介して音声出力として取り出される。
クから再生された生の信号であり、再生駆動系の不安定
さによるジツタを含んでいる。再生ＥＦＭ信号は、可変
遅延回路１８を介してＥＦＭ復調回路１０に入力され
る。クロツク再生回路１４は、可変遅延回路１８から出
力される再生ＥＦＭ信号に基づきクロツク信号を再生す
る。アドレス制御回路１６は、再生クロツクに従つてＥ
ＦＭ復調信号をデータ処理用メモリ１２に書き込み、水
晶発振子出力により作られた内部クロツク（基準クロツ
ク）に従つて一定周期でこれを読み出す。データ処理用
メモリ１２の出力信号は、Ｄ／Ａ変換器（図示せず）を
介して音声出力として取り出される。
制御回路２０は、再生クロツクと内部クロツクとを周波
数および位相比較し、可変遅延回路１８の遅延時間を制
御する。すなわち、再生クロツクが内部クロツクより速
いときは、遅延時間を長くし、再生クロツクが内部クロ
ツクより遅いときは、遅延時間を短くする。このように
して、再生クロツクが内部クロツクに一致するように可
変遅延回路１８の遅延時間が制御され、ジツタが吸収さ
れる。したがつて、データ処理用メモリ１２では、誤り
訂正用領域のほかはジツタ吸収用領域は小さくてすみ、
特に可変遅延回路１８での遅延時間の制御精度が高い場
合には、ジツタ吸収用領域をなくすことも可能である。
また、制御精度が高い場合には、アドレス制御回路１６
は、書込アドレス指令として再生クロツクを用いる代わ
りに、破線２２で示すように内部クロツクを用いること
も可能である。
数および位相比較し、可変遅延回路１８の遅延時間を制
御する。すなわち、再生クロツクが内部クロツクより速
いときは、遅延時間を長くし、再生クロツクが内部クロ
ツクより遅いときは、遅延時間を短くする。このように
して、再生クロツクが内部クロツクに一致するように可
変遅延回路１８の遅延時間が制御され、ジツタが吸収さ
れる。したがつて、データ処理用メモリ１２では、誤り
訂正用領域のほかはジツタ吸収用領域は小さくてすみ、
特に可変遅延回路１８での遅延時間の制御精度が高い場
合には、ジツタ吸収用領域をなくすことも可能である。
また、制御精度が高い場合には、アドレス制御回路１６
は、書込アドレス指令として再生クロツクを用いる代わ
りに、破線２２で示すように内部クロツクを用いること
も可能である。
ところで、可変遅延回路１８は例えばＣＭＯＳインバー
タを利用して構成することができる。ＣＭＯＳインバー
タは、第３図に示すように、ｐチヤネルＭＯＳ−ＦＥＴ
３０とｎチヤネルＭＯＳ−ＦＥＴ３２をゲートどうし、
ドレインどうし互いにそれぞれ接続し、ソースに電源電
圧ＶＤＤ−ＶＳＳをそれぞれ印加し、入力端子３４を介
して共通ゲートに信号を入力し、共通ドレインから出力
端子３６に入力信号の反転信号を出力するようにしたも
のである。
タを利用して構成することができる。ＣＭＯＳインバー
タは、第３図に示すように、ｐチヤネルＭＯＳ−ＦＥＴ
３０とｎチヤネルＭＯＳ−ＦＥＴ３２をゲートどうし、
ドレインどうし互いにそれぞれ接続し、ソースに電源電
圧ＶＤＤ−ＶＳＳをそれぞれ印加し、入力端子３４を介
して共通ゲートに信号を入力し、共通ドレインから出力
端子３６に入力信号の反転信号を出力するようにしたも
のである。
このＣＭＯＳインバータ４０においては入力と出力との
間に遅延時間が生じる。この遅延時間は、第４図に示す
ように、電源電圧ＶＤＤ−ＶＳＳに依存して連続的に変
化し、電源電圧ＶＤＤ−ＶＳＳが小さいほど遅延時間が
大きく、その変化率も大きい。これは電源電圧ＶＤＤ−
ＶＳＳによって素子のコンダクタンスが変化するためで
ある。
間に遅延時間が生じる。この遅延時間は、第４図に示す
ように、電源電圧ＶＤＤ−ＶＳＳに依存して連続的に変
化し、電源電圧ＶＤＤ−ＶＳＳが小さいほど遅延時間が
大きく、その変化率も大きい。これは電源電圧ＶＤＤ−
ＶＳＳによって素子のコンダクタンスが変化するためで
ある。
したがつて、この性質を利用して、前記制御回路２０か
ら再生クロツクと内部クロツクの位相差に応じた制御電
圧Ｖｃを出力して、この制御電圧ＶｃによりＣＭＯＳイ
ンバータ４０の印加電圧を制御すれば遅延時間を任意に
制御することができる。ＣＭＯＳインバータ４０は１個
あたり約３〜５μｓの遅延時間が得られ、これを第５図
に示すように多段にカスケード接続することによつてよ
り長い遅延時間を得ることができる。例えば、１０００
０段接続すれば、３０〜５０ｍｓの遅延時間を得ること
ができる。
ら再生クロツクと内部クロツクの位相差に応じた制御電
圧Ｖｃを出力して、この制御電圧ＶｃによりＣＭＯＳイ
ンバータ４０の印加電圧を制御すれば遅延時間を任意に
制御することができる。ＣＭＯＳインバータ４０は１個
あたり約３〜５μｓの遅延時間が得られ、これを第５図
に示すように多段にカスケード接続することによつてよ
り長い遅延時間を得ることができる。例えば、１０００
０段接続すれば、３０〜５０ｍｓの遅延時間を得ること
ができる。
ＣＭＯＳインバータを用いた可変遅延回路１８の構成例
を第６図乃至第１０図に示す。また、そのとき用いられ
る制御回路２０の構成例を第１１図に示す。第１１図の
制御回路２０は、再生クロツクと内部クロツクを比較す
る位相比較器１９と、位相比較器１９の出力を平滑する
ローパスフイルタ２１とを具え、内部クロツクに対する
再生クロツクの位相ずれの方向および大きさに応じたレ
ベルの制御電圧Ｖｃを出力する。
を第６図乃至第１０図に示す。また、そのとき用いられ
る制御回路２０の構成例を第１１図に示す。第１１図の
制御回路２０は、再生クロツクと内部クロツクを比較す
る位相比較器１９と、位相比較器１９の出力を平滑する
ローパスフイルタ２１とを具え、内部クロツクに対する
再生クロツクの位相ずれの方向および大きさに応じたレ
ベルの制御電圧Ｖｃを出力する。
第６図の可変遅延回路１８は、ＣＭＯＳインバータ４０
の一方のＭＯＳ−ＦＥＴ３０と電源電圧ＶＤＤとの間に
印加電圧制御用ＭＯＳ−ＦＥＴ４２を挿入したものであ
る。再生ＥＦＭ信号は入力端子３４から入力されて、遅
延信号は出力端子３６から出力される。制御電圧Ｖｃ
は、制御用入力端子Ｃ１から入力される。内部クロツク
に対し再生クロツクの位相が遅れると制御電圧Ｖｃが小
さくなり、これによりＣＭＯＳインバータ４０の印加電
圧が大きくなつて遅延時間は短くなる。すなわち、再生
クロツクの位相が進む方向に制御される。内部クロツク
に対し再生クロツクの位相が進むと制御電圧Ｖｃが大き
くなり、これによりＣＭＯＳインバータ４０の印加電圧
が小さくなつて遅延時間は長くなる。すなわち、再生ク
ロツクの位相が遅れる方向に制御される。これにより、
出力端子３６からは、ジツタが吸収されて内部クロツク
に正確に同期した再生ＥＦＭ信号が出力される。
の一方のＭＯＳ−ＦＥＴ３０と電源電圧ＶＤＤとの間に
印加電圧制御用ＭＯＳ−ＦＥＴ４２を挿入したものであ
る。再生ＥＦＭ信号は入力端子３４から入力されて、遅
延信号は出力端子３６から出力される。制御電圧Ｖｃ
は、制御用入力端子Ｃ１から入力される。内部クロツク
に対し再生クロツクの位相が遅れると制御電圧Ｖｃが小
さくなり、これによりＣＭＯＳインバータ４０の印加電
圧が大きくなつて遅延時間は短くなる。すなわち、再生
クロツクの位相が進む方向に制御される。内部クロツク
に対し再生クロツクの位相が進むと制御電圧Ｖｃが大き
くなり、これによりＣＭＯＳインバータ４０の印加電圧
が小さくなつて遅延時間は長くなる。すなわち、再生ク
ロツクの位相が遅れる方向に制御される。これにより、
出力端子３６からは、ジツタが吸収されて内部クロツク
に正確に同期した再生ＥＦＭ信号が出力される。
第７図の可変遅延回路１８は、電圧制御素子をＣＭＯＳ
インバータ４０の両側に設けたものである。すなわち、
ｐチヤネルＭＯＳ−ＦＥＴ３０と電源電圧ＶＤＤの間に
ｐチヤネルＭＯＳ−ＦＥＴ４２を挿入し、ｎチヤネルＭ
ＯＳ−ＦＥＴ３２と電源電圧ＶＳＳの間にｎチヤネルＭ
ＯＳ−ＦＥＴ４４を挿入している。この場合、制御電圧
として前記制御電圧Ｖｃのほかに制御電圧Ｖｃ′を用い
て、制御入力端子Ｃ１，Ｃ２からそれぞれ入力して、ｐ
チヤネルＭＯＳ−ＦＥＴ４２とｎチヤネルＭＯＳ−ＦＥ
Ｔ４４にそれぞれ入力する。制御電圧Ｖｃ′は制御電圧
Ｖｃと対称な電圧（ＶＤＤ−Ｖｃ＝Ｖｃ′−ＶＳＳ）と
して与えられる。
インバータ４０の両側に設けたものである。すなわち、
ｐチヤネルＭＯＳ−ＦＥＴ３０と電源電圧ＶＤＤの間に
ｐチヤネルＭＯＳ−ＦＥＴ４２を挿入し、ｎチヤネルＭ
ＯＳ−ＦＥＴ３２と電源電圧ＶＳＳの間にｎチヤネルＭ
ＯＳ−ＦＥＴ４４を挿入している。この場合、制御電圧
として前記制御電圧Ｖｃのほかに制御電圧Ｖｃ′を用い
て、制御入力端子Ｃ１，Ｃ２からそれぞれ入力して、ｐ
チヤネルＭＯＳ−ＦＥＴ４２とｎチヤネルＭＯＳ−ＦＥ
Ｔ４４にそれぞれ入力する。制御電圧Ｖｃ′は制御電圧
Ｖｃと対称な電圧（ＶＤＤ−Ｖｃ＝Ｖｃ′−ＶＳＳ）と
して与えられる。
第８図の可変遅延回路１８は、制御用ＭＯＳ−ＦＥＴ４
２，４４をＭＯＳインバータ４０の内側に設けたもので
ある。
２，４４をＭＯＳインバータ４０の内側に設けたもので
ある。
第９図の可変遅延回路１８は、ＣＭＯＳインバータ４０
を構成するＭＯＳ−ＦＥＴ３０，３２の間に制御用ＭＯ
Ｓ−ＦＥＴ４４を挿入し、ＭＯＳ−ＦＥＴ３０と電源電
圧ＶＤＤの間に制御用ＭＯＳ−ＦＥＴ４２を挿入したも
のである。
を構成するＭＯＳ−ＦＥＴ３０，３２の間に制御用ＭＯ
Ｓ−ＦＥＴ４４を挿入し、ＭＯＳ−ＦＥＴ３０と電源電
圧ＶＤＤの間に制御用ＭＯＳ−ＦＥＴ４２を挿入したも
のである。
第１０図の可変遅延回路１８は、ＣＭＯＳインバータ４
０を複数段接続したもので、制御用ＭＯＳ−ＦＥＴ４
２，４４により各段共通に印加電圧を制御したものであ
る。
０を複数段接続したもので、制御用ＭＯＳ−ＦＥＴ４
２，４４により各段共通に印加電圧を制御したものであ
る。
〔実施例２〕 この考案の他の実施例を第１２図に示す。これは、前記
実施例１がクローズドループで遅延時間を制御していた
のに対し、オープンループで遅延時間を制御するように
したものである。
実施例１がクローズドループで遅延時間を制御していた
のに対し、オープンループで遅延時間を制御するように
したものである。
第１２図において、再生ＥＦＭ信号は可変遅延回路１８
を介してＥＦＭ復調回路１０に入力される。クロツク再
生回路１５は、遅延前の再生ＥＦＭ信号からクロツク信
号を再生する。制御回路２０は、再生クロツクと内部ク
ロツクとを周波数および位相比較し、位相差に応じた制
御電圧Ｖｃを出力し、可変遅延回路１８の遅延時間を制
御する。すなわち、可変遅延回路１８の前記第６図乃至
第１０図のように構成した場合は、内部クロツクに対し
再生クロツクの位相が遅れた場合は制御電圧Ｖｃが小さ
くなつて可変遅延回路１８の遅延時間が短くなり、再生
クロツクの位相が進む方向に制御される。また、内部ク
ロツクに対し再生クロツクの位相が進んだ場合は、制御
電圧Ｖｃが大きくなつて可変遅延回路１８の遅延時間が
長くなり、再生クロツクの位相が遅れる方向に制御され
る。これにより、可変遅延回路１８からは、ジツタが吸
収されて内部クロツクに正確に同期して再生ＥＦＭ信号
が出力される。
を介してＥＦＭ復調回路１０に入力される。クロツク再
生回路１５は、遅延前の再生ＥＦＭ信号からクロツク信
号を再生する。制御回路２０は、再生クロツクと内部ク
ロツクとを周波数および位相比較し、位相差に応じた制
御電圧Ｖｃを出力し、可変遅延回路１８の遅延時間を制
御する。すなわち、可変遅延回路１８の前記第６図乃至
第１０図のように構成した場合は、内部クロツクに対し
再生クロツクの位相が遅れた場合は制御電圧Ｖｃが小さ
くなつて可変遅延回路１８の遅延時間が短くなり、再生
クロツクの位相が進む方向に制御される。また、内部ク
ロツクに対し再生クロツクの位相が進んだ場合は、制御
電圧Ｖｃが大きくなつて可変遅延回路１８の遅延時間が
長くなり、再生クロツクの位相が遅れる方向に制御され
る。これにより、可変遅延回路１８からは、ジツタが吸
収されて内部クロツクに正確に同期して再生ＥＦＭ信号
が出力される。
クロツク再生回路１４では、可変遅延回路１８の出力か
らクロツク信号を再生する。アドレス制御回路１６は、
クロツク再生回路１４からの再生クロツクに従つてＥＦ
Ｍ復調回路１０の出力信号をデータ処理用メモリ１２に
書き込み、書き込まれた信号を内部クロツクに従つて一
定周期で読み出す。データ処理用メモリ１２から読み出
された信号は、Ｄ／Ａ変換器（図示せず）を介して音声
出力として取り出される。
らクロツク信号を再生する。アドレス制御回路１６は、
クロツク再生回路１４からの再生クロツクに従つてＥＦ
Ｍ復調回路１０の出力信号をデータ処理用メモリ１２に
書き込み、書き込まれた信号を内部クロツクに従つて一
定周期で読み出す。データ処理用メモリ１２から読み出
された信号は、Ｄ／Ａ変換器（図示せず）を介して音声
出力として取り出される。
以上の構成によれば、可変遅延回路１８からはジツタが
吸収された再生ＥＦＭ信号が得られるので、データ処理
用メモリ１２のジツタ吸収用領域は小さくてすみ、特に
制御精度が高い場合はその領域をなくすことも可能とな
る。
吸収された再生ＥＦＭ信号が得られるので、データ処理
用メモリ１２のジツタ吸収用領域は小さくてすみ、特に
制御精度が高い場合はその領域をなくすことも可能とな
る。
また、制御精度が高い場合には、可変遅延回路１８の出
力ａからクロツク制御回路１４を経てアドレス制御回路
に至る書込アドレス指示系路を省いて、破線１３で示す
ように内部クロツクで書込アドレス指示を行なうことも
可能である。
力ａからクロツク制御回路１４を経てアドレス制御回路
に至る書込アドレス指示系路を省いて、破線１３で示す
ように内部クロツクで書込アドレス指示を行なうことも
可能である。
〔実施例３〕 前記実施例１，２では再生ＥＦＭ信号中の同期成分とし
て、再生クロツクを用いたが、再生ＥＦＭ信号中各フレ
ームの先頭に形成されているフレーム同期信号を同期成
分として用いることも可能である。そのように構成した
一例を第１３図に示す。第１３図の回路では、クローズ
ドループで遅延時間の制御を行なつている。
て、再生クロツクを用いたが、再生ＥＦＭ信号中各フレ
ームの先頭に形成されているフレーム同期信号を同期成
分として用いることも可能である。そのように構成した
一例を第１３図に示す。第１３図の回路では、クローズ
ドループで遅延時間の制御を行なつている。
第１３図において、再生ＥＦＭ信号は可変遅延回路１８
を介してＥＦＭ復調回路１０に入力される。
を介してＥＦＭ復調回路１０に入力される。
フレーム同期信号検出回路５０は、可変遅延回路１８か
ら出力される再生ＥＦＭ信号中各フレームの先頭に形成
されているフレーム同期信号を検出する。分周回路５２
は、内部クロツクを分周して、正規のフレーム同期信号
に対応した周波数（７．３５ＫHz）を有する信号（以
下、正フレーム同期信号（基準クロツク）という。）を
作成する。
ら出力される再生ＥＦＭ信号中各フレームの先頭に形成
されているフレーム同期信号を検出する。分周回路５２
は、内部クロツクを分周して、正規のフレーム同期信号
に対応した周波数（７．３５ＫHz）を有する信号（以
下、正フレーム同期信号（基準クロツク）という。）を
作成する。
制御回路２０は、出力されたフレーム同期信号（以下、
フレーム同期検出信号という。）と作成された正フレー
ム同期信号とを周波数および位相比較し、可変遅延回路
１８の遅延時間を制御する。すなわち、可変遅延回路１
８を前記第６図乃至第１０図のように構成した場合は、
正フレーム同期信号に対しフレーム同期検出信号の位相
が遅れた場合は、制御電圧Ｖｃが小さくなつて可変遅延
回路１８の遅延時間も短くなり、フレーム同期信号の位
相が進む方向に制御される。また、正フレーム同期信号
に対しフレーム同期検出信号の位相が進んだ場合は、制
御電圧Ｖｃが大きくなつて可変遅延回路１８の遅延時間
が長くなり、フレーム同期信号の位相が遅れる方向に制
御される。これにより、可変遅延回路１８からは、ジツ
タが吸収されて正フレーム同期信号に正確に同期した再
生ＥＦＭ信号が出力される。
フレーム同期検出信号という。）と作成された正フレー
ム同期信号とを周波数および位相比較し、可変遅延回路
１８の遅延時間を制御する。すなわち、可変遅延回路１
８を前記第６図乃至第１０図のように構成した場合は、
正フレーム同期信号に対しフレーム同期検出信号の位相
が遅れた場合は、制御電圧Ｖｃが小さくなつて可変遅延
回路１８の遅延時間も短くなり、フレーム同期信号の位
相が進む方向に制御される。また、正フレーム同期信号
に対しフレーム同期検出信号の位相が進んだ場合は、制
御電圧Ｖｃが大きくなつて可変遅延回路１８の遅延時間
が長くなり、フレーム同期信号の位相が遅れる方向に制
御される。これにより、可変遅延回路１８からは、ジツ
タが吸収されて正フレーム同期信号に正確に同期した再
生ＥＦＭ信号が出力される。
〔実施例４〕 前記各実施例では、再生ＥＦＭ信号中の同期成分とし
て、再生クロツクあるいはフレーム同期信号を用いた
が、両者を併用してフレーム同期信号で粗い制御を行な
い、再生クロツクで精密な制御を行なうようにして２系
統で制御することも可能である。そのように構成した一
例を第１４図に示す。
て、再生クロツクあるいはフレーム同期信号を用いた
が、両者を併用してフレーム同期信号で粗い制御を行な
い、再生クロツクで精密な制御を行なうようにして２系
統で制御することも可能である。そのように構成した一
例を第１４図に示す。
第１４図において、クロツク再生回路１４は、可変遅延
回路１８から出力される再生ＥＦＭ信号からクロツク信
号を再生する。制御回路２０Ａは再生されたクロツク信
号と内部クロツク（第１の基準クロツク）とを周波数お
よび位相比較し、位相誤差に応じた制御電圧Ｖｃ1を出
力する。
回路１８から出力される再生ＥＦＭ信号からクロツク信
号を再生する。制御回路２０Ａは再生されたクロツク信
号と内部クロツク（第１の基準クロツク）とを周波数お
よび位相比較し、位相誤差に応じた制御電圧Ｖｃ1を出
力する。
フレーム同期信号検出回路５０は、可変遅延回路１８か
ら出力されるＥＦＭ再生信号の中から各フレームの先頭
に形成されているフレーム同期信号を検出する。分周回
路５２は内部クロツクを分周して正規のフレーム信号に
対応した正フレーム同期信号（第２の基準クロツク）を
作成する。制御回路２０Ｂは、フレーム同期検出信号と
正フレーム同期信号とを周波数および位相比較し、位相
誤差に応じた制御電圧Ｖｃ2を出力する。
ら出力されるＥＦＭ再生信号の中から各フレームの先頭
に形成されているフレーム同期信号を検出する。分周回
路５２は内部クロツクを分周して正規のフレーム信号に
対応した正フレーム同期信号（第２の基準クロツク）を
作成する。制御回路２０Ｂは、フレーム同期検出信号と
正フレーム同期信号とを周波数および位相比較し、位相
誤差に応じた制御電圧Ｖｃ2を出力する。
可変遅延回路１８は、制御電圧Ｖｃ1，Ｖｃ2により粗，
密２系統で遅延時間が制御される。このようにして、可
変遅延回路１８からはジツタが吸収された再生ＥＦＭ信
号が出力され、ＥＦＭ復調回路１０を介してデータ処理
用メモリ１２に入力される。アドレス制御回路１６は、
クロツク再生回路１４からの再生クロツクに従つてデー
タ処理用メモリ１２にＥＦＭ復調回路１０の出力信号を
書き込み、書き込んだ信号を内部クロツクに従つて読み
出す。データ処理用メモリ１２から読み出された信号
は、Ｄ／Ａ変換器（図示せず）を介して音声出力として
取り出される。
密２系統で遅延時間が制御される。このようにして、可
変遅延回路１８からはジツタが吸収された再生ＥＦＭ信
号が出力され、ＥＦＭ復調回路１０を介してデータ処理
用メモリ１２に入力される。アドレス制御回路１６は、
クロツク再生回路１４からの再生クロツクに従つてデー
タ処理用メモリ１２にＥＦＭ復調回路１０の出力信号を
書き込み、書き込んだ信号を内部クロツクに従つて読み
出す。データ処理用メモリ１２から読み出された信号
は、Ｄ／Ａ変換器（図示せず）を介して音声出力として
取り出される。
ところで、２系統で制御される可変遅延回路１８は、例
えば第１５図、第１６図のように構成することができ
る。
えば第１５図、第１６図のように構成することができ
る。
第１５図の可変遅延回路１８は、前記第７図のＣＭＯＳ
インバータ形可変遅延回路１８を改良したもので、制御
用ＭＯＳ−ＦＥＴを並列に設けて２系統で制御するよう
にしたものである。すなわち、ＣＭＯＳインバータ４０
はｐチヤネルＭＯＳ−ＦＥＴ３０とｎチヤネルＭＯＳ−
ＦＥＴ３２で構成され、入力端子３４から再生ＥＦＭ信
号３４が入力され、出力端子３６からその遅延信号が出
力される。
インバータ形可変遅延回路１８を改良したもので、制御
用ＭＯＳ−ＦＥＴを並列に設けて２系統で制御するよう
にしたものである。すなわち、ＣＭＯＳインバータ４０
はｐチヤネルＭＯＳ−ＦＥＴ３０とｎチヤネルＭＯＳ−
ＦＥＴ３２で構成され、入力端子３４から再生ＥＦＭ信
号３４が入力され、出力端子３６からその遅延信号が出
力される。
電源電圧ＶＤＤとｐチヤネルＭＯＳ−ＦＥＴ３０の間に
は、制御用ｐチヤネルＭＯＳ−ＦＥＴ４２，６２が並列
に接続されている。電源電圧ＶＳＳとｎチヤネルＭＯＳ
−ＦＥＴ３２の間には、制御用ｎチヤネルＭＯＳ−ＦＥ
Ｔ４４，６４が並列に接続されている。
は、制御用ｐチヤネルＭＯＳ−ＦＥＴ４２，６２が並列
に接続されている。電源電圧ＶＳＳとｎチヤネルＭＯＳ
−ＦＥＴ３２の間には、制御用ｎチヤネルＭＯＳ−ＦＥ
Ｔ４４，６４が並列に接続されている。
制御用ｐチヤネルＭＯＳ−ＦＥＴ４２のゲートには再生
クロツクに基づく前記制御電圧Ｖｃ1が入力され、制御
用ｐチヤネルＭＯＳ−ＦＥＴ６２のゲートにはフレーム
同期信号に基づく前記制御電圧Ｖｃ2が入力される。ま
た、ｎチヤネルＭＯＳ−ＦＥＴ４４のゲートには、制御
電圧Ｖｃ1と対称な電圧Ｖｃ1′（ＶＤＤ−Ｖｃ1＝Ｖ
ｃ1′−ＶＳＳ）が入力され、ｎチヤネルＭＯＳ−ＦＥ
Ｔ６４のゲートには、制御電圧Ｖｃ2と対称な電圧Ｖ
ｃ2′（ＶＤＤ−Ｖｃ＝Ｖｃ2′−ＶＳＳ）が入力され
る。
クロツクに基づく前記制御電圧Ｖｃ1が入力され、制御
用ｐチヤネルＭＯＳ−ＦＥＴ６２のゲートにはフレーム
同期信号に基づく前記制御電圧Ｖｃ2が入力される。ま
た、ｎチヤネルＭＯＳ−ＦＥＴ４４のゲートには、制御
電圧Ｖｃ1と対称な電圧Ｖｃ1′（ＶＤＤ−Ｖｃ1＝Ｖ
ｃ1′−ＶＳＳ）が入力され、ｎチヤネルＭＯＳ−ＦＥ
Ｔ６４のゲートには、制御電圧Ｖｃ2と対称な電圧Ｖ
ｃ2′（ＶＤＤ−Ｖｃ＝Ｖｃ2′−ＶＳＳ）が入力され
る。
以上の構成により、フレーム同期信号による粗い制御
と、再生クロツクにより精密な制御が実現される。
と、再生クロツクにより精密な制御が実現される。
第１６図の可変遅延回路１８は、第１５図における電圧
制御素子を直列に接続したものである。
制御素子を直列に接続したものである。
前記各実施例では、可変遅延回路１８をＣＭＯＳインバ
ータで構成した例について説明したが、他の形式の可変
遅延回路を用いることもできる。その場合、制御回路２
０，２０Ａ，２０Ｂは、それぞれの形式に適合する制御
信号を出力するように構成する。
ータで構成した例について説明したが、他の形式の可変
遅延回路を用いることもできる。その場合、制御回路２
０，２０Ａ，２０Ｂは、それぞれの形式に適合する制御
信号を出力するように構成する。
また、前記実施例では再生信号の同期成分として再生ク
ロツクあるいはフレーム同期信号を利用した場合につい
て説明したが、その他の同期成分を用いることも可能で
ある。
ロツクあるいはフレーム同期信号を利用した場合につい
て説明したが、その他の同期成分を用いることも可能で
ある。
以上説明したように、この考案によれば、コンパクトデ
イスクの再生信号を可変遅延回路に入力するとともに、
同再生信号から同期成分を検出しこの検出された同期成
分の位相と基準クロツクの位相との比較に基づいて前記
可変遅延回路の遅延時間を制御して、前記再生信号中の
ジツタを吸収するようにしたので、従来のジツタ吸収用
メモリを不要にしあるいはその容量を小さくすることが
できる。
イスクの再生信号を可変遅延回路に入力するとともに、
同再生信号から同期成分を検出しこの検出された同期成
分の位相と基準クロツクの位相との比較に基づいて前記
可変遅延回路の遅延時間を制御して、前記再生信号中の
ジツタを吸収するようにしたので、従来のジツタ吸収用
メモリを不要にしあるいはその容量を小さくすることが
できる。
第１図は、この考案の第１実施例を示すブロツク図であ
る。 第２図は、ジツタ吸収用メモリによりジツタ吸収を行な
う従来のコンパクトデイスク再生装置を示すブロツク図
である。 第３図は、ＣＭＯＳインバータを示す回路図である。 第４図は、第３図のＣＭＯＳインバータにおける電源電
圧対遅延時間特性を示す特性図である。 第５図は、第３図のＣＭＯＳインバータを多段接続した
回路図である。 第６図乃至第１０図は、第１図の可変遅延回路１８の種
々の構成例を示す回路図である。 第１１図は、可変遅延回路１８としてＣＭＯＳインバー
タ形を用いる場合の制御回路２０の構成例を示すブロツ
ク図である。 第１２図は、この考案の第２実施例を示すブロツク図で
ある。 第１３図は、この考案の第３実施例を示すブロツク図で
ある。 第１４図は、この考案の第４実施例を示すブロツク図で
ある。 第１５図および第１６図は、第１４図の実施例に用いら
れる２系統制御の可変遅延回路１８の構成例を示す回路
図である。 １８……可変遅延回路、４０……ＣＭＯＳインバータ、
４２，４４，６２，６４……電圧制御用ＭＯＳ−ＦＥ
Ｔ。
る。 第２図は、ジツタ吸収用メモリによりジツタ吸収を行な
う従来のコンパクトデイスク再生装置を示すブロツク図
である。 第３図は、ＣＭＯＳインバータを示す回路図である。 第４図は、第３図のＣＭＯＳインバータにおける電源電
圧対遅延時間特性を示す特性図である。 第５図は、第３図のＣＭＯＳインバータを多段接続した
回路図である。 第６図乃至第１０図は、第１図の可変遅延回路１８の種
々の構成例を示す回路図である。 第１１図は、可変遅延回路１８としてＣＭＯＳインバー
タ形を用いる場合の制御回路２０の構成例を示すブロツ
ク図である。 第１２図は、この考案の第２実施例を示すブロツク図で
ある。 第１３図は、この考案の第３実施例を示すブロツク図で
ある。 第１４図は、この考案の第４実施例を示すブロツク図で
ある。 第１５図および第１６図は、第１４図の実施例に用いら
れる２系統制御の可変遅延回路１８の構成例を示す回路
図である。 １８……可変遅延回路、４０……ＣＭＯＳインバータ、
４２，４４，６２，６４……電圧制御用ＭＯＳ−ＦＥ
Ｔ。
Claims (1)
- 【請求項１】コンパクトディスクの再生信号を遅延する
可変遅延手段と、 前記再生信号に含まれる同期成分を検出する手段と、 前記可変遅延手段の遅延時間を、前記検出された同期成
分の位相が基準クロックの位相と比較して遅れている場
合は短くし、進んでいる場合は長くする制御手段と を具備したことを特徴とするジッタ吸収回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984179551U JPH0610547Y2 (ja) | 1984-11-26 | 1984-11-26 | ジツタ吸収回路 |
| EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
| EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
| EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
| US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
| US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
| US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984179551U JPH0610547Y2 (ja) | 1984-11-26 | 1984-11-26 | ジツタ吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193862U JPS6193862U (ja) | 1986-06-17 |
| JPH0610547Y2 true JPH0610547Y2 (ja) | 1994-03-16 |
Family
ID=30737118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984179551U Expired - Lifetime JPH0610547Y2 (ja) | 1984-07-31 | 1984-11-26 | ジツタ吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0610547Y2 (ja) |
-
1984
- 1984-11-26 JP JP1984179551U patent/JPH0610547Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6193862U (ja) | 1986-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012141A (en) | Signal delay device using CMOS supply voltage control | |
| JPH0793893A (ja) | 画像情報処理装置 | |
| JP2581074B2 (ja) | デジタルｐｌｌ回路 | |
| KR100518547B1 (ko) | 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프 | |
| US7119583B2 (en) | Phase detector and method having hysteresis characteristics | |
| JPH0610547Y2 (ja) | ジツタ吸収回路 | |
| JPS61267957A (ja) | 磁気テ−プ記録再生装置 | |
| KR100276198B1 (ko) | 전압 제어 발진 회로 및 디스크 재생 장치 | |
| KR0180307B1 (ko) | 멀티 배속 광디스크 재생장치의 스핀들 서보회로 | |
| EP0395118A1 (en) | Analog signal delay circuit | |
| US5126894A (en) | Servo circuit for capstan motor | |
| US4594703A (en) | Clock-signal reproducing circuit including voltage controlled oscillator | |
| JPH0451909B2 (ja) | ||
| JPH09326691A (ja) | 位相ロックループ回路 | |
| JPS6297421A (ja) | パルスｆｍ検波回路 | |
| JP2679032B2 (ja) | ビデオデイスク再生装置 | |
| JPS60153680A (ja) | 音声信号の再生位相制御回路 | |
| JP3344955B2 (ja) | 記憶装置 | |
| JP2000057697A (ja) | 磁気ディスク記憶装置 | |
| JPH0440671A (ja) | Ｐｌｌ装置 | |
| JPH0276171A (ja) | ビット同期回路 | |
| JPS63229987A (ja) | 回転ヘツド型再生装置 | |
| JPS6333161B2 (ja) | ||
| JPS60220627A (ja) | 位相同期回路 | |
| JPS63217571A (ja) | デイスク再生用位相同期ル−プ |