JPH0440671A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
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- JPH0440671A JPH0440671A JP2148236A JP14823690A JPH0440671A JP H0440671 A JPH0440671 A JP H0440671A JP 2148236 A JP2148236 A JP 2148236A JP 14823690 A JP14823690 A JP 14823690A JP H0440671 A JPH0440671 A JP H0440671A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル入力信号を記録できるＲ−ＤＡＴ
やディジタル入力信号を再生できるディジタルアンプな
どのディジタル記録または再生装置に用いて有効なＰＬ
Ｌ装置に関するものである。
やディジタル入力信号を再生できるディジタルアンプな
どのディジタル記録または再生装置に用いて有効なＰＬ
Ｌ装置に関するものである。
従来の技術
第３図はこの従来のＰＬＬ装置を使ったＲ−ＤＡＴのデ
ィジタル入力用ＰＬＬの構成図を示すものであり、１は
ＤＩＮ入力時の基準クロックを出力信号とするＶＣｏ、
６はＤＩＮとＶＣＯｌの出力信号を入力信号として、誤
差信号を出力信号とする位相比較器、２はＤＩＮとＶＣ
Ｏｌの出力信号を入力信号としてＰＬＬの同期検出信号
を出力信号とするＰＬＬ同期検出回路、７は位相比較器
６の出力信号を入力信号としてＶＣＯＬの周波数制御電
圧を出力信号とするＬＰＦ、１４はＰ Ｌ Ｌ、同期検
出回路の出力信号を入力信号としてシステム制御信号を
出力信号とする機能を含むシステムコントローラ、８は
水晶発振子、９は水晶発振子８の出力りａツク信号とＶ
ＣＯＩの出力信号の２人力信号から１人力信号を選択し
て出力するセレクタ、１０はＤＩＮとセレクタ９の出力
信号とシステムコントローラ１４の出力信号を入力信号
とし、セレクタ９の選択信号とディジタル信号である記
録信号とソースモニタ信号を出力信号とするＤＡＴ信号
処理ブロックである。１５はアナログ入力信号をデジタ
ル信号に変換してＤＡＴ信号処理ブロック１０に供給す
るＡＤコンバータである。
ィジタル入力用ＰＬＬの構成図を示すものであり、１は
ＤＩＮ入力時の基準クロックを出力信号とするＶＣｏ、
６はＤＩＮとＶＣＯｌの出力信号を入力信号として、誤
差信号を出力信号とする位相比較器、２はＤＩＮとＶＣ
Ｏｌの出力信号を入力信号としてＰＬＬの同期検出信号
を出力信号とするＰＬＬ同期検出回路、７は位相比較器
６の出力信号を入力信号としてＶＣＯＬの周波数制御電
圧を出力信号とするＬＰＦ、１４はＰ Ｌ Ｌ、同期検
出回路の出力信号を入力信号としてシステム制御信号を
出力信号とする機能を含むシステムコントローラ、８は
水晶発振子、９は水晶発振子８の出力りａツク信号とＶ
ＣＯＩの出力信号の２人力信号から１人力信号を選択し
て出力するセレクタ、１０はＤＩＮとセレクタ９の出力
信号とシステムコントローラ１４の出力信号を入力信号
とし、セレクタ９の選択信号とディジタル信号である記
録信号とソースモニタ信号を出力信号とするＤＡＴ信号
処理ブロックである。１５はアナログ入力信号をデジタ
ル信号に変換してＤＡＴ信号処理ブロック１０に供給す
るＡＤコンバータである。
以上のように構成された従来のＰＬＬ装置について、以
下その動作を説明する。ディジタル入力信号を記録する
場合、ＤＩＮとＶＣＯＩの出力信号を分周したクロック
信号とを位相比較器６で位相比較し、その誤差電圧をＬ
ＰＦ７で高周波を除去しかつ積分した後、誤差電圧に返
還し、誤差電圧によりＶＣＯＬの発振周波数が制御され
ＰＬＬは、同期する。ＶＣＯＬの出力信号とＤＩＮを入
力信号としてＰＬＬ同期検出回路２でＰＬＬの同期が検
出されると、システムコントローラ１４が、ＤＡＴ信号
処理ブロック１０の処理モードをアナログ入力信号の記
録からディジタル入力信号の記録に切り替えることによ
り、ＤＡＴ信号処理ブロック１０はセレクタ９を制御し
て基準クロックとしてＶＣＯＬの出力信号を選択して記
録を開始する。逆にＤＩＮのサンプリング周波数が変化
するなどして、ＰＬＬの同期はずれが起きるとシステム
コントローラ１４は、ＤＡＴ信号処理ブロック１０の処
理モードをディジタル記録よりアナログ記録に切り替え
ることにより、ＤＡＴ信号処理ブロック１０は、セレク
タ９を制御して基準クロックとして水晶発振子８の出力
信号を選択して記録を開始する。
下その動作を説明する。ディジタル入力信号を記録する
場合、ＤＩＮとＶＣＯＩの出力信号を分周したクロック
信号とを位相比較器６で位相比較し、その誤差電圧をＬ
ＰＦ７で高周波を除去しかつ積分した後、誤差電圧に返
還し、誤差電圧によりＶＣＯＬの発振周波数が制御され
ＰＬＬは、同期する。ＶＣＯＬの出力信号とＤＩＮを入
力信号としてＰＬＬ同期検出回路２でＰＬＬの同期が検
出されると、システムコントローラ１４が、ＤＡＴ信号
処理ブロック１０の処理モードをアナログ入力信号の記
録からディジタル入力信号の記録に切り替えることによ
り、ＤＡＴ信号処理ブロック１０はセレクタ９を制御し
て基準クロックとしてＶＣＯＬの出力信号を選択して記
録を開始する。逆にＤＩＮのサンプリング周波数が変化
するなどして、ＰＬＬの同期はずれが起きるとシステム
コントローラ１４は、ＤＡＴ信号処理ブロック１０の処
理モードをディジタル記録よりアナログ記録に切り替え
ることにより、ＤＡＴ信号処理ブロック１０は、セレク
タ９を制御して基準クロックとして水晶発振子８の出力
信号を選択して記録を開始する。
発明が解決しようとする課題
しかしながら上記のような構成では、ＤＡＴ信号処理ブ
ロック１０が、ディジタル入力信号記録モードの時にＤ
ＩＮのサンプリング周波数が変化するなどして、ＰＬＬ
の同期がはずれてから、ＤＡＴ信号処理ブロック１０が
、アナログ入力信号記録モードに切り替わるまでの間、
ＤＡＴ信号処理ブロック１０の基準クロックとして同期
がはずれたＶＣＯｌの出力クロックが入力されるため、
基準クロックの周波数が変動してしまう。従って、ＰＬ
Ｌの同期がはずれてから、ＤＡＴ信号処理ブロック１０
がアナログ入力信号記録モードに切り替わるまでの何フ
レームかの間、ＤＡ前記録フォーマットと異なった信号
が記録されてしまうことと、ＤＩＮを復調した記録モニ
タ信号のジッタが大きくなるという問題点を有していた
。
ロック１０が、ディジタル入力信号記録モードの時にＤ
ＩＮのサンプリング周波数が変化するなどして、ＰＬＬ
の同期がはずれてから、ＤＡＴ信号処理ブロック１０が
、アナログ入力信号記録モードに切り替わるまでの間、
ＤＡＴ信号処理ブロック１０の基準クロックとして同期
がはずれたＶＣＯｌの出力クロックが入力されるため、
基準クロックの周波数が変動してしまう。従って、ＰＬ
Ｌの同期がはずれてから、ＤＡＴ信号処理ブロック１０
がアナログ入力信号記録モードに切り替わるまでの何フ
レームかの間、ＤＡ前記録フォーマットと異なった信号
が記録されてしまうことと、ＤＩＮを復調した記録モニ
タ信号のジッタが大きくなるという問題点を有していた
。
本発明は、かかる点に鑑み、ＤＩＮのサンプリング周波
数が変化するなどして、ＰＬＬの同期がはずれてもＶＣ
Ｏの出力クロックの周波数を同期がはずれた瞬間の周波
数に固定することで、ＤＡ前記録フォーマットに誤りの
ない記録することができ、ＤＩＮを復調したソースモニ
タ信号のジッタをな（すことができるＰＬＬ装置を提供
することを目的とする。
数が変化するなどして、ＰＬＬの同期がはずれてもＶＣ
Ｏの出力クロックの周波数を同期がはずれた瞬間の周波
数に固定することで、ＤＡ前記録フォーマットに誤りの
ない記録することができ、ＤＩＮを復調したソースモニ
タ信号のジッタをな（すことができるＰＬＬ装置を提供
することを目的とする。
課題を解決するための手段
上記の目的を達成するため、本発明のＰＬＬ装置は、Ｖ
ｃｏとＰＬＬが同期しているか同期がはずれているかを
示すＰＬＬ同期検出信号を入力としてＤＩＮ制御信号を
出力するシステムコントローラと、前記ＰＬＬ同期検出
信号と前記ＤＩＮ制御信号と前記ＤＩＮを入力として、
前記ＰＬＬ同期検出信号がＰＬＬの同期を示している時
は前記ＤＩＮを出力信号として出力し、ＰＬＬの同期が
はずれた時にハイレベルかローレベルのどちらかに固定
した信号を出力した後、前記システムコントローラの出
力信号であるＤＩＮ制御信号が入力されることにより前
記ＤＩＮを出力信号として出力するＤＩＮ制御回路と、
前記ＤＩＮ制御回路の出力信号と前記ＶＣＯの基準クロ
ックとが入力されてＰＬＬの位相比較信号を出力する位
相比較器と、前記位相比較信号を入力として高周波成分
を除去し、前記ＶＣＯの周波数制御電圧を出力する低域
通過フィルタを備えたＰ １． Ｌ装置である。
ｃｏとＰＬＬが同期しているか同期がはずれているかを
示すＰＬＬ同期検出信号を入力としてＤＩＮ制御信号を
出力するシステムコントローラと、前記ＰＬＬ同期検出
信号と前記ＤＩＮ制御信号と前記ＤＩＮを入力として、
前記ＰＬＬ同期検出信号がＰＬＬの同期を示している時
は前記ＤＩＮを出力信号として出力し、ＰＬＬの同期が
はずれた時にハイレベルかローレベルのどちらかに固定
した信号を出力した後、前記システムコントローラの出
力信号であるＤＩＮ制御信号が入力されることにより前
記ＤＩＮを出力信号として出力するＤＩＮ制御回路と、
前記ＤＩＮ制御回路の出力信号と前記ＶＣＯの基準クロ
ックとが入力されてＰＬＬの位相比較信号を出力する位
相比較器と、前記位相比較信号を入力として高周波成分
を除去し、前記ＶＣＯの周波数制御電圧を出力する低域
通過フィルタを備えたＰ １． Ｌ装置である。
作 用
本発明は、上記した構成により次のような作用を有する
。
。
本発明のＰＬＬ装置は、前記した構成によりディジタル
信号入力時にＰＬＬの同期がはずれると同時に、ＤＩＮ
制御回路の出力がハイレベル又は、ローレベルに固定さ
れて、ｖｃｏの周波数制御電圧が保持され、システムコ
ントローラがＤＩＮ制御回路のモードを切り換えて、基
準クロックが水晶発振に切り換わるとＤＩＮ制御回路の
出力がＤＩＮになり、ＰＬＬが同期すると再度ディジタ
ル入力のモードにＤＩＮ制御回路が切り換わる。
信号入力時にＰＬＬの同期がはずれると同時に、ＤＩＮ
制御回路の出力がハイレベル又は、ローレベルに固定さ
れて、ｖｃｏの周波数制御電圧が保持され、システムコ
ントローラがＤＩＮ制御回路のモードを切り換えて、基
準クロックが水晶発振に切り換わるとＤＩＮ制御回路の
出力がＤＩＮになり、ＰＬＬが同期すると再度ディジタ
ル入力のモードにＤＩＮ制御回路が切り換わる。
従ってＰＬＬの同期がはずれても、基準クロックの周波
数変動をなくすことができ、記録フォーマットに誤りが
ない記録及びディジタル入力信号を復調したディジタル
再生データのジッタをな（すことができる。
数変動をなくすことができ、記録フォーマットに誤りが
ない記録及びディジタル入力信号を復調したディジタル
再生データのジッタをな（すことができる。
実施例
第１図は本発明の第１の実施例におけるＰＬＬ装置を使
ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構成図を示
したものである。
ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構成図を示
したものである。
１はＤＩＮ入力時の基準クロックを出力信号とするＶＣ
Ｏ１２はＰＬＬの同期を検出するＰＬＬ同期検出回路、
３はＲ−ＤＡＴのシステムコントローラ、４はＰＬＬ同
期検出回路２の出力であるＰＬＬ同期検出信号とシステ
ムコントローラ３の第１の制御信号（ＤＩＮ制御信号）
を入力とする２人力ＮＡＮＤゲート、５はＤＩＮとＮＡ
ＮＤゲート４の出力を入力とする２人力ＮＡＮＤゲート
であり、ＮＡＮＤゲート４とＮＡＮＤゲート５によりＤ
ＩＮ制御回路１５が構成されている。６はＮＡＮＤゲー
ト５の出力信号とＶＣＯ１のクロック出力を入力信号と
して誤差信号を出力信号とするエツジ検出方式の位相比
較器、７は位相比較器６の出力信号を入力信号としてＶ
ＣＯｌの周波数制御電圧を出力するＬＰＦ、８は水晶発
振子、９は水晶発振子８の出力クロック信号とＶＣＯ１
の出力信号の２人力信号から１人力信号を選択して出力
するセレクタ、１０はＮＡＮＤゲート５の出力信号とセ
レクタ９の出力信号とシステムコントローラ３の第２の
制御信号を入力信号とし、セレクタ９の選択信号とディ
ジタル信号である記録信号とソースモニタ信号を出力信
号とするＤＡＴ信号処理ブロックである。１５はアナロ
グ入力信号をデジタル信号に変換してＤＡＴ信号処理ブ
ロック１０に供給するＡＤコンバータである。以上のよ
うに構成された本実施例のＰＬＬ装置について、以下そ
の動作を説明する。ＤＡＴ信号処理ブロック１０がディ
ジタル入力信号の記録モードの時に、ＤＩＮのサンプリ
ング周波数が変化するなどの要因で、ＰＬＬ同期検出回
路２によりＰＬＬの同期はずれが検出されると、ＰＬＬ
同期検出信号は、ローレベルからハイレベルに変化し第
一の制御信号は、ハイレベルであるからＡＮＤゲート４
の出力はローレベルになりＮＡＮＤゲート５の出力はハ
イレベルに固定される。
Ｏ１２はＰＬＬの同期を検出するＰＬＬ同期検出回路、
３はＲ−ＤＡＴのシステムコントローラ、４はＰＬＬ同
期検出回路２の出力であるＰＬＬ同期検出信号とシステ
ムコントローラ３の第１の制御信号（ＤＩＮ制御信号）
を入力とする２人力ＮＡＮＤゲート、５はＤＩＮとＮＡ
ＮＤゲート４の出力を入力とする２人力ＮＡＮＤゲート
であり、ＮＡＮＤゲート４とＮＡＮＤゲート５によりＤ
ＩＮ制御回路１５が構成されている。６はＮＡＮＤゲー
ト５の出力信号とＶＣＯ１のクロック出力を入力信号と
して誤差信号を出力信号とするエツジ検出方式の位相比
較器、７は位相比較器６の出力信号を入力信号としてＶ
ＣＯｌの周波数制御電圧を出力するＬＰＦ、８は水晶発
振子、９は水晶発振子８の出力クロック信号とＶＣＯ１
の出力信号の２人力信号から１人力信号を選択して出力
するセレクタ、１０はＮＡＮＤゲート５の出力信号とセ
レクタ９の出力信号とシステムコントローラ３の第２の
制御信号を入力信号とし、セレクタ９の選択信号とディ
ジタル信号である記録信号とソースモニタ信号を出力信
号とするＤＡＴ信号処理ブロックである。１５はアナロ
グ入力信号をデジタル信号に変換してＤＡＴ信号処理ブ
ロック１０に供給するＡＤコンバータである。以上のよ
うに構成された本実施例のＰＬＬ装置について、以下そ
の動作を説明する。ＤＡＴ信号処理ブロック１０がディ
ジタル入力信号の記録モードの時に、ＤＩＮのサンプリ
ング周波数が変化するなどの要因で、ＰＬＬ同期検出回
路２によりＰＬＬの同期はずれが検出されると、ＰＬＬ
同期検出信号は、ローレベルからハイレベルに変化し第
一の制御信号は、ハイレベルであるからＡＮＤゲート４
の出力はローレベルになりＮＡＮＤゲート５の出力はハ
イレベルに固定される。
ＮＡＮＤゲート５の出力が、ハイレベルに固定されると
位相比較器６の入力信号のレベルが変化しないため、位
相比較器６の出力がハイインピーダンスになり、ＬＰＦ
７の出力電圧（周波数制御電圧）は、入力信号の変化が
ないためＰＬＬの同期がはずれた瞬間の電位を保持され
るため、ＶＣＯ１は、出力クロック周波数をＰＬＬの同
期がはずれた瞬間の周波数に固定する。同時にシステム
コントローラ３はＤＡＴ信号処理ブロック１０をアナロ
グ入力信号録音にモードを切り替えて、モードが切り替
わり、ＤＡＴ信号処理ブロック１０がセレクタ９を制御
して基準クロックをＶＣＯＬの出力から水晶発振子出力
にすると、システムコントローラ３は、第１の制御信号
をローレベルＮＡＮＤゲート４の出力がハイレベルにな
りＮＡＮＤゲート５の出力をＤＩＮにして、ＰＬＬが同
期すると再びＤＡＴ信号処理ブロック１０のモードを第
２の制御信号によってディジタル入力信号録音モードに
する。そのため、ＤＡＴ信号処理ブロック１゜は、基準
クロックをＶＣＯＬの出力クロックにして、ＤＩＮを復
調して記録信号及びソースモニタ信号を出力する。以上
のように本実施例によればディジタル入力時に、ＰＬＬ
の同期がはずれると同時にＤＡＴ信号処理ブロック１０
の基準クロックが、水晶発振子８に切り替わるまで、Ｎ
ＡＮＤゲート５の出力をハイレベルに固定させ、ＶＣＯ
Ｌの入力となる周波数制御電圧を保持することで、ＶＣ
ＯＬの周波数をＰＬＬの同期がはずれる前の周波数に固
定することで、ＰＬＬの同期がはずれても、ＤＡＴの記
録フォーマットに誤りがない記録及びソースモニタ信号
のジッタを無くすことができる。
位相比較器６の入力信号のレベルが変化しないため、位
相比較器６の出力がハイインピーダンスになり、ＬＰＦ
７の出力電圧（周波数制御電圧）は、入力信号の変化が
ないためＰＬＬの同期がはずれた瞬間の電位を保持され
るため、ＶＣＯ１は、出力クロック周波数をＰＬＬの同
期がはずれた瞬間の周波数に固定する。同時にシステム
コントローラ３はＤＡＴ信号処理ブロック１０をアナロ
グ入力信号録音にモードを切り替えて、モードが切り替
わり、ＤＡＴ信号処理ブロック１０がセレクタ９を制御
して基準クロックをＶＣＯＬの出力から水晶発振子出力
にすると、システムコントローラ３は、第１の制御信号
をローレベルＮＡＮＤゲート４の出力がハイレベルにな
りＮＡＮＤゲート５の出力をＤＩＮにして、ＰＬＬが同
期すると再びＤＡＴ信号処理ブロック１０のモードを第
２の制御信号によってディジタル入力信号録音モードに
する。そのため、ＤＡＴ信号処理ブロック１゜は、基準
クロックをＶＣＯＬの出力クロックにして、ＤＩＮを復
調して記録信号及びソースモニタ信号を出力する。以上
のように本実施例によればディジタル入力時に、ＰＬＬ
の同期がはずれると同時にＤＡＴ信号処理ブロック１０
の基準クロックが、水晶発振子８に切り替わるまで、Ｎ
ＡＮＤゲート５の出力をハイレベルに固定させ、ＶＣＯ
Ｌの入力となる周波数制御電圧を保持することで、ＶＣ
ＯＬの周波数をＰＬＬの同期がはずれる前の周波数に固
定することで、ＰＬＬの同期がはずれても、ＤＡＴの記
録フォーマットに誤りがない記録及びソースモニタ信号
のジッタを無くすことができる。
第２図は、本発明の第２の実施例におけるＰＬＬ装置を
使ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構成図を
示したものである。
使ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構成図を
示したものである。
１はＤＩＮ入力時の基準クロックを出力信号とするＶＣ
Ｏ１２はＰＬＬの同期を検出するＰＬＬ同期検出回路、
３はＲ−ＤＡＴのシステムコントローラ、１２はＰＬＬ
同期検出回路２の出力であるＰＬＬ同期検出信号をある
一定時間遅らせる遅延回路、１３は遅延回路１２の出力
信号を反転させて出力するインバータゲートであるＩＮ
Ｖ、４はＰＬＬ同期検出回路２の出力であるＰＬＬ同期
検出信号とＩＮＶ１３の出力信号を入力する２人力ＮＡ
ＮＤゲートであるＮＡＮＤゲート１．５はＤＩＮとＮＡ
ＮＤゲート４の出力を入力とする２人力ＮＡＮＤゲート
である。６はＮＡＮＤゲート５の出力信号とＶＣＯｌの
出力を入力信号としては誤差信号を出力信号とするエツ
ジ検出方式の位相比較器、７は位相比較器６の出力信号
を入力信号としてＶＣＯＩの周波数制御電圧を出力する
ＬＰＦ、８は水晶発振子、９は水晶発振子８の出力クロ
ック信号とＶＣＯＩの出力信号の２人力信号から１人力
信号を選択して出力するセレクタ、１０はＮＡＮＤゲー
ト５の出力信号とセレクタ９の出力信号とシステムコン
トローラ３の第三の制御信号を入力信号とし、セレクタ
９の選択信号とディジタル信号である記録信号とソース
モニタ信号を出力信号とするＤＡＴ信号処理ブロックで
ある。１５はアナログ入力信号をデジタル信号に変換し
てＤＡＴ信号処理ブロック１０へ供給するＡＤコンバー
タである。
Ｏ１２はＰＬＬの同期を検出するＰＬＬ同期検出回路、
３はＲ−ＤＡＴのシステムコントローラ、１２はＰＬＬ
同期検出回路２の出力であるＰＬＬ同期検出信号をある
一定時間遅らせる遅延回路、１３は遅延回路１２の出力
信号を反転させて出力するインバータゲートであるＩＮ
Ｖ、４はＰＬＬ同期検出回路２の出力であるＰＬＬ同期
検出信号とＩＮＶ１３の出力信号を入力する２人力ＮＡ
ＮＤゲートであるＮＡＮＤゲート１．５はＤＩＮとＮＡ
ＮＤゲート４の出力を入力とする２人力ＮＡＮＤゲート
である。６はＮＡＮＤゲート５の出力信号とＶＣＯｌの
出力を入力信号としては誤差信号を出力信号とするエツ
ジ検出方式の位相比較器、７は位相比較器６の出力信号
を入力信号としてＶＣＯＩの周波数制御電圧を出力する
ＬＰＦ、８は水晶発振子、９は水晶発振子８の出力クロ
ック信号とＶＣＯＩの出力信号の２人力信号から１人力
信号を選択して出力するセレクタ、１０はＮＡＮＤゲー
ト５の出力信号とセレクタ９の出力信号とシステムコン
トローラ３の第三の制御信号を入力信号とし、セレクタ
９の選択信号とディジタル信号である記録信号とソース
モニタ信号を出力信号とするＤＡＴ信号処理ブロックで
ある。１５はアナログ入力信号をデジタル信号に変換し
てＤＡＴ信号処理ブロック１０へ供給するＡＤコンバー
タである。
以上のように構成されたＰＬＬ装置について、以下その
動作を説明する。動作内容については、第１図の実施例
と同一の働きをするブロックについては、同一の番号を
付し説明を省略し、相違点について説明する。ディジタ
ル入力時にＤＩＮのＰＬＬの同期がはずれると即時に、
ＰＬＬ同期検出信号がローレベルからハイレベルに変化
しＮＡＮＤゲート５は、ハイレベルに固定される。同時
にシステムコントローラ１１は、ＤＡＴ信号処理ブロッ
ク１０をアナログ入力記録モードに切り替える。ＮＡＮ
Ｄゲート４は、遅延回路１２の遅延時間だけローレベル
になり、ＮＡＮＤゲート５はハイレベルに固定されるた
め、前記遅延時間の間ＶＣＯ１の周波数は、ＰＬＬの同
期がはずれた瞬間の周波数に保持される。前記遅延時間
が過ぎるとＮＡＮＤゲート５には、ＤＩＮが出力されＰ
ＬＬが同期すると、システムコントローラ１１は再びＤ
ＡＴ信号処理ブロック１０をディジタル入力信号録音モ
ードに切り替える。なお、遅延時間は、システムコント
ローラ１１がＤＡＴ信号処理ブロック１０の処理モード
をディジタル入力記録よりアナログ入力記録に設定して
、ＤＡＴ信号処理ブロック１０の処理モードがアナログ
入力記録に変わる迄の時間より長い時間に設定する。
動作を説明する。動作内容については、第１図の実施例
と同一の働きをするブロックについては、同一の番号を
付し説明を省略し、相違点について説明する。ディジタ
ル入力時にＤＩＮのＰＬＬの同期がはずれると即時に、
ＰＬＬ同期検出信号がローレベルからハイレベルに変化
しＮＡＮＤゲート５は、ハイレベルに固定される。同時
にシステムコントローラ１１は、ＤＡＴ信号処理ブロッ
ク１０をアナログ入力記録モードに切り替える。ＮＡＮ
Ｄゲート４は、遅延回路１２の遅延時間だけローレベル
になり、ＮＡＮＤゲート５はハイレベルに固定されるた
め、前記遅延時間の間ＶＣＯ１の周波数は、ＰＬＬの同
期がはずれた瞬間の周波数に保持される。前記遅延時間
が過ぎるとＮＡＮＤゲート５には、ＤＩＮが出力されＰ
ＬＬが同期すると、システムコントローラ１１は再びＤ
ＡＴ信号処理ブロック１０をディジタル入力信号録音モ
ードに切り替える。なお、遅延時間は、システムコント
ローラ１１がＤＡＴ信号処理ブロック１０の処理モード
をディジタル入力記録よりアナログ入力記録に設定して
、ＤＡＴ信号処理ブロック１０の処理モードがアナログ
入力記録に変わる迄の時間より長い時間に設定する。
以上のように本実施例によれば、第１図の実施例と同じ
ようにディジタル入力時にＰＬＬの同期がはずれても、
記録フォーマットに誤りがない記録及びソースモニタ信
号のジッタをなくすことができる。なお、上記実施例で
は、ＰＬＬの同期状態においてＮＡＮＤゲート５でＤＩ
Ｎを反転して位相比較器６に出力しているが、ＡＮＤゲ
ートで構成してＤＩＮの極性を変えないで位相比較器６
に出力してもかまわないことは言うまでもない。
ようにディジタル入力時にＰＬＬの同期がはずれても、
記録フォーマットに誤りがない記録及びソースモニタ信
号のジッタをなくすことができる。なお、上記実施例で
は、ＰＬＬの同期状態においてＮＡＮＤゲート５でＤＩ
Ｎを反転して位相比較器６に出力しているが、ＡＮＤゲ
ートで構成してＤＩＮの極性を変えないで位相比較器６
に出力してもかまわないことは言うまでもない。
発明の詳細
な説明したように、本発明の構成によれば、ディジタル
入力信号を記録再生するための基準クロックをＶＣＯを
使ったＰＬＬで生成した場合、ＰＬＬの同期がはずれて
も、ＮＡＮＤゲート４とＮＡＮＤゲート５より構成され
るＤＩＮ制御回路１６の出力がハイレベルに固定されＶ
ＣＯの周波数が変動しないようにすることで記録フォー
マットに誤りがない記録及びシックのないディジタル再
生を行うことができる。
入力信号を記録再生するための基準クロックをＶＣＯを
使ったＰＬＬで生成した場合、ＰＬＬの同期がはずれて
も、ＮＡＮＤゲート４とＮＡＮＤゲート５より構成され
るＤＩＮ制御回路１６の出力がハイレベルに固定されＶ
ＣＯの周波数が変動しないようにすることで記録フォー
マットに誤りがない記録及びシックのないディジタル再
生を行うことができる。
第１図は本発明の一実施例におけるＰＬＬ装置を使った
Ｒ−ＤＡＴのディジタル入力用ＰＬＬの構成を示すブロ
ック図、第２図は本発明の第２の実施例におけるＰＬＬ
装置を使ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構
成を示すブロック図、第３図は従来のＰＬＬ装置を使っ
たＲ−ＤＡＴのディジタル入力用ＰＬＬの構成を示すブ
ロック図である。 １・・・・・・ＶＣＯ１２・・・・・・ＰＬＬ同期検出
回路、３．１１．１４・・・・・・システムコントロー
ラ、４・・・・・・ＮＡＮＤゲート、５・・・・・・Ｎ
ＡＮＤゲート、６・・・・・・位相比較器、７・・・・
・・ＬＰＦ、１０・・・・・・ＤＡＴ信号処理ブロック
、１２・・・・・・遅延回路、１６・・・・・・ＤＩＮ
制御回路。
Ｒ−ＤＡＴのディジタル入力用ＰＬＬの構成を示すブロ
ック図、第２図は本発明の第２の実施例におけるＰＬＬ
装置を使ったＲ−ＤＡＴのディジタル入力用ＰＬＬの構
成を示すブロック図、第３図は従来のＰＬＬ装置を使っ
たＲ−ＤＡＴのディジタル入力用ＰＬＬの構成を示すブ
ロック図である。 １・・・・・・ＶＣＯ１２・・・・・・ＰＬＬ同期検出
回路、３．１１．１４・・・・・・システムコントロー
ラ、４・・・・・・ＮＡＮＤゲート、５・・・・・・Ｎ
ＡＮＤゲート、６・・・・・・位相比較器、７・・・・
・・ＬＰＦ、１０・・・・・・ＤＡＴ信号処理ブロック
、１２・・・・・・遅延回路、１６・・・・・・ＤＩＮ
制御回路。
Claims (1)
- ディジタル入力データ（以下ＤＩＮと略す）を受信する
ＰＬＬ装置であって、基準クロックを出力する電圧制御
発振器（以下ＶＣＯと略す）と、ＰＬＬが同期している
か、同期がはずれているかを示すＰＬＬ同期検出信号を
入力としてＤＩＮ制御信号を出力するシステムコントロ
ーラと、前記ＰＬＬ検出信号と前記ＤＩＮ制御信号とが
入力されて前記ＤＩＮを出力信号として出力するＤＩＮ
制御回路と、前記ＶＣＯの基準クロックと前記ＤＩＮ制
御回路の出力信号とが入力されてＰＬＬの位相比較信号
を出力する位相比較器と、前記位相比較信号を入力とし
て高周波成分を除去し、前記ＶＣＯの入力となる周波数
制御電圧を出力する低域通過フィルタ（以下ＬＰＦと略
す）とを備え、前記ＤＩＮ制御回路は、前記ＰＬＬ同期
検出信号がＰＬＬの同期を示している時は前記ＤＩＮを
出力信号として出力し、ＰＬＬの同期がはずれた時に一
定時間ハイレベルかローレベルのどちらかに固定した信
号を出力した後、前記ＤＩＮを出力信号として出力する
ことを特徴とするＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148236A JP2844850B2 (ja) | 1990-06-05 | 1990-06-05 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148236A JP2844850B2 (ja) | 1990-06-05 | 1990-06-05 | Ｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0440671A true JPH0440671A (ja) | 1992-02-12 |
| JP2844850B2 JP2844850B2 (ja) | 1999-01-13 |
Family
ID=15448296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148236A Expired - Fee Related JP2844850B2 (ja) | 1990-06-05 | 1990-06-05 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844850B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
| JP2012036547A (ja) * | 2010-08-11 | 2012-02-23 | Charle Co Ltd | 土ふまずの形状を整えるための足用被服 |
-
1990
- 1990-06-05 JP JP2148236A patent/JP2844850B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
| JP2012036547A (ja) * | 2010-08-11 | 2012-02-23 | Charle Co Ltd | 土ふまずの形状を整えるための足用被服 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2844850B2 (ja) | 1999-01-13 |
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