JPS60220627A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS60220627A JPS60220627A JP59076944A JP7694484A JPS60220627A JP S60220627 A JPS60220627 A JP S60220627A JP 59076944 A JP59076944 A JP 59076944A JP 7694484 A JP7694484 A JP 7694484A JP S60220627 A JPS60220627 A JP S60220627A
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- JP
- Japan
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- circuit
- output
- signal
- frequency
- bias
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＰＣＭ信号再生装置において再生信号からク
ロック情報を抽出する場合等に用いられる位相同期回路
（以下ＰＬＬという）に関する。
ロック情報を抽出する場合等に用いられる位相同期回路
（以下ＰＬＬという）に関する。
従来例の構成とその問題点
近年、ディジタル・オーディオ・ディスク（ＤＡＤ）等
のＰＣＭ信号再生装置が広く一般に使用さ扛るようにな
ってきている。一般に、ＰＣＭ信号のようなディジタル
信号を再生する場合には、再生側で信号からり０ツク情
報を抽出し、そのクロックにより信号の判別を行なう事
により安定な再生が可能となっている。さらに、正確な
再生のために、藁精度の基準クロックを持ち、再生クロ
ックをこの基準クロックと同期させるように制御する事
が行なわ扛ている。こういった目的を実現する場合には
通常ＰＬＬが用いられる。
のＰＣＭ信号再生装置が広く一般に使用さ扛るようにな
ってきている。一般に、ＰＣＭ信号のようなディジタル
信号を再生する場合には、再生側で信号からり０ツク情
報を抽出し、そのクロックにより信号の判別を行なう事
により安定な再生が可能となっている。さらに、正確な
再生のために、藁精度の基準クロックを持ち、再生クロ
ックをこの基準クロックと同期させるように制御する事
が行なわ扛ている。こういった目的を実現する場合には
通常ＰＬＬが用いられる。
以下図面を参照しながら従来のＰＬＬＫついて説明する
。第１図は従来のＰＬＬのブロック図であり、１は位相
比較器（ｐｃ）、２はループフィルタ（ＬＰＦ）、３は
電圧制御’Ａｍ益（ＶＣＯ）、４は分局器である。
。第１図は従来のＰＬＬのブロック図であり、１は位相
比較器（ｐｃ）、２はループフィルタ（ＬＰＦ）、３は
電圧制御’Ａｍ益（ＶＣＯ）、４は分局器である。
以上のように構成されたＰＬＬについてその動作を以下
に説明する。ＰＬＬに入力さ扛た再生信号ａは、ＰＣＩ
でＶＣＯ３の出力ｄを分周器４で分周した信号ｅと比較
される。ＰＣｌの出力すは３べ−′ ＬＰＦ２べ入力さ扛、余分な高調波成分を取り除かれて
ｖｃｏｓの制御電圧ＣとなりＶＣＯ３の発振周波数を制
御する。従って入力信号が分周期の出力ｅより高い周波
数の場合には、ＰＣｌの出力によってｖＣＯの制御電圧
Ｃが変化してＶＣｏの発振周波数を上げるように働き、
最終的には入力周波数と分周器の出力周波数が等しくな
９ＰＬＬは周期状態で安定になる。人力周波数が低い場
合には逆にＶＣＯの発振周波数が下がるように働きやは
り同期状態へ行きつく。しかし、入力周波数の変化がＰ
ＬＬの同期可能箱、囲を越えた場合にはＰＬＬは同期す
る事ができず、従ってＶＣＯ出力出力大力と無関係なも
のとなって１〜捷う。
に説明する。ＰＬＬに入力さ扛た再生信号ａは、ＰＣＩ
でＶＣＯ３の出力ｄを分周器４で分周した信号ｅと比較
される。ＰＣｌの出力すは３べ−′ ＬＰＦ２べ入力さ扛、余分な高調波成分を取り除かれて
ｖｃｏｓの制御電圧ＣとなりＶＣＯ３の発振周波数を制
御する。従って入力信号が分周期の出力ｅより高い周波
数の場合には、ＰＣｌの出力によってｖＣＯの制御電圧
Ｃが変化してＶＣｏの発振周波数を上げるように働き、
最終的には入力周波数と分周器の出力周波数が等しくな
９ＰＬＬは周期状態で安定になる。人力周波数が低い場
合には逆にＶＣＯの発振周波数が下がるように働きやは
り同期状態へ行きつく。しかし、入力周波数の変化がＰ
ＬＬの同期可能箱、囲を越えた場合にはＰＬＬは同期す
る事ができず、従ってＶＣＯ出力出力大力と無関係なも
のとなって１〜捷う。
この従来のＰＬＬをＰＣＭ信号再生機のクロック抽出回
路に応用した１例のブロック図を第２図に示す。第２図
において、２ｏは波形変換回路、２１は第１図に示した
よりなＰＬＬ回路、２２は基準クロック発振回路（ＯＳ
Ｃ）、２３は位相比較器（ｐｃ）、２４はスイッチング
回路、２５はモーター制御回路（ＭＣ）、２６は信号処
理回路、２７は粗サーボ回路である。ディスク等から再
生さｎた再生信号Ｊは波形変換回路２０で増幅１等化１
等の作用を受けた後、ＰＬＬによるクロック抽出回路２
１と粗サーボ回路２７及び信号処理回路２６に入力され
る。通常動作状態ではＰＬＬは同期状態であり、ＰＬＬ
の出力には抽出さｒたクロックｄが出力さ扛ている。こ
の抽出クロックｄとＤＳＣ２２の出力ｑとを比較器２３
で比較して、その誤差信号出力りをスイッチング回路２
４全通してＭＣ２５に入力する。ＭＣ２５ではこの信号
によってモーターの回転数を精密に制御し、上記ディス
クの回転速度を正しく保ち、再生信号の周波数をある一
定の値に制御している。しかし、モーターの立上り時や
、何らかの原因で入力が途切肛た場合等には、再生信号
の周波数が変化し、ＰＬＬの同期が外ｎてしまってクロ
ックの抽出が不可能となってし捷う。そこでこれらの場
合にはスイッチング回路２４で粗サーボ回路２７の出力
ｉｉＭｃ２ｇに入力してモータの回転数制御を行ない、
再生信号周波数がＰＬＬの同期可能範囲に入った後に抽
出クロックによる制御に切換えるという構成になってい
る。なお第２図に通常動作状態を示している。そして、
この粗サーボ回路としては、人力信号の最長周期を検出
して、そｔｔｉｌｒ所定の値に近つける回路が１更用さ
れ、その出力（ｉｌ−１１／１−０２５に人力してモー
ターにサーボをかけている。
路に応用した１例のブロック図を第２図に示す。第２図
において、２ｏは波形変換回路、２１は第１図に示した
よりなＰＬＬ回路、２２は基準クロック発振回路（ＯＳ
Ｃ）、２３は位相比較器（ｐｃ）、２４はスイッチング
回路、２５はモーター制御回路（ＭＣ）、２６は信号処
理回路、２７は粗サーボ回路である。ディスク等から再
生さｎた再生信号Ｊは波形変換回路２０で増幅１等化１
等の作用を受けた後、ＰＬＬによるクロック抽出回路２
１と粗サーボ回路２７及び信号処理回路２６に入力され
る。通常動作状態ではＰＬＬは同期状態であり、ＰＬＬ
の出力には抽出さｒたクロックｄが出力さ扛ている。こ
の抽出クロックｄとＤＳＣ２２の出力ｑとを比較器２３
で比較して、その誤差信号出力りをスイッチング回路２
４全通してＭＣ２５に入力する。ＭＣ２５ではこの信号
によってモーターの回転数を精密に制御し、上記ディス
クの回転速度を正しく保ち、再生信号の周波数をある一
定の値に制御している。しかし、モーターの立上り時や
、何らかの原因で入力が途切肛た場合等には、再生信号
の周波数が変化し、ＰＬＬの同期が外ｎてしまってクロ
ックの抽出が不可能となってし捷う。そこでこれらの場
合にはスイッチング回路２４で粗サーボ回路２７の出力
ｉｉＭｃ２ｇに入力してモータの回転数制御を行ない、
再生信号周波数がＰＬＬの同期可能範囲に入った後に抽
出クロックによる制御に切換えるという構成になってい
る。なお第２図に通常動作状態を示している。そして、
この粗サーボ回路としては、人力信号の最長周期を検出
して、そｔｔｉｌｒ所定の値に近つける回路が１更用さ
れ、その出力（ｉｌ−１１／１−０２５に人力してモー
ターにサーボをかけている。
そして、抽出さｆ′したクロックｄと入力信号ａｉｌさ
らに信号処理回路２６へ入力され、そこで各種の処理が
行なわれてＰＣＭの復調が行わ扛る。
らに信号処理回路２６へ入力され、そこで各種の処理が
行なわれてＰＣＭの復調が行わ扛る。
サーボ回路とＰＬＬ回路を切り換えながら使用する必要
があるので、回路が複雑になり、また、基準クロックを
変化させたい場合への対応が難しい、という問題点を有
していた。
があるので、回路が複雑になり、また、基準クロックを
変化させたい場合への対応が難しい、という問題点を有
していた。
発明の目的
本発明の目的は、従来の回路から粗サーボ回路を不要と
し、さらに、基準クロックの変化にも対を提供する事に
ある。
し、さらに、基準クロックの変化にも対を提供する事に
ある。
発明の構成
本発明の位相同期回路はループフィルタの出力と外部か
らのバイアス電圧を加算するバイアス加算回路及び上記
バイアス電圧の制御回路を持ち、上記バイアス加算回路
の出力ｖｔ圧制御発振器の制御電圧とするように構成し
たものであり、こ扛により広い同期可能範囲が得られる
ものである。
らのバイアス電圧を加算するバイアス加算回路及び上記
バイアス電圧の制御回路を持ち、上記バイアス加算回路
の出力ｖｔ圧制御発振器の制御電圧とするように構成し
たものであり、こ扛により広い同期可能範囲が得られる
ものである。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。第３図は本発明の一実施例におけるＰＬＬのブロ
ック図を示すものである。第３図において、６はバイア
ス加算回路、θは同期検出回路、了はバイアス制御回路
であり、他は第１図と同様である。
する。第３図は本発明の一実施例におけるＰＬＬのブロ
ック図を示すものである。第３図において、６はバイア
ス加算回路、θは同期検出回路、了はバイアス制御回路
であり、他は第１図と同様である。
以上のように構成さ扛た本実施例のＰＬＬについて以下
その動作を説明する。人力信号ａは、ＰＣＩ 、ＬＰＦ
２’ｉ通ってバイアス加算回路６の一方の人力ｉとなる
。４４、バイアス加算回路６の他の入力にはバイアス匍
制御回路７よりのバイアス電圧であり、この２つの和が
ＶＣＯ３の制御電圧Ｃとなる。そして、このバイアス電
圧は、同期検出回路６の出力ＪＶ、（ｉ７人力として、
バイアス制御回路７によりｖＣＯ出力周波数が入力周波
数に対して低い場合にはバイアス電圧を増やしてＶＣＯ
出力周波数を高くし、逆の場合にはバイアス電圧を減ら
して入力とＶＣＯ出力を近づけるように制御さ扛る。そ
してこ扛によって、常にＰＬＬ（ｉ７同期状態にした捷
まで広い範囲の入力に追随する事が可能となる。例えば
、本発明のＰＬＬ１ＰＣＩＶ１信号再生装置のクロック
抽出回路に応用した場合のブロック図を第４図に示す。
その動作を説明する。人力信号ａは、ＰＣＩ 、ＬＰＦ
２’ｉ通ってバイアス加算回路６の一方の人力ｉとなる
。４４、バイアス加算回路６の他の入力にはバイアス匍
制御回路７よりのバイアス電圧であり、この２つの和が
ＶＣＯ３の制御電圧Ｃとなる。そして、このバイアス電
圧は、同期検出回路６の出力ＪＶ、（ｉ７人力として、
バイアス制御回路７によりｖＣＯ出力周波数が入力周波
数に対して低い場合にはバイアス電圧を増やしてＶＣＯ
出力周波数を高くし、逆の場合にはバイアス電圧を減ら
して入力とＶＣＯ出力を近づけるように制御さ扛る。そ
してこ扛によって、常にＰＬＬ（ｉ７同期状態にした捷
まで広い範囲の入力に追随する事が可能となる。例えば
、本発明のＰＬＬ１ＰＣＩＶ１信号再生装置のクロック
抽出回路に応用した場合のブロック図を第４図に示す。
第４図において４１は本発明のＰＬＬ回路部、４２は可
変基準クロック発振器（ＶＯ８ＣＬ他は第２図と同様で
あり、以下その動作を説明する。通常状態では第２図と
同様であり、バイアス加算回路は素通りの状態で定常状
態となっているが、モーターの立上時等のように、ＰＬ
Ｌ４１に入力さｎる信号の周波数が非常に低い場合にも
同期検出回路の出力２によりバイアス制御回路子でバイ
アス電圧が減らされ、ＰＬＬ４１の同期可能範囲を低い
周波数側へすらしてＰＬＬ４１ ｆ同期状態に持ってい
く事ができる。また、可変基準クロック発振器４２の出
力ｎの周波数が変化する場合でも、その変化量ｍｆバイ
アス制御回路７に入力し、変化量ｍに応じてバイアス電
圧を増減させる事により、常にＰＬＬ（ｉ７同期状態に
おいたままで基準クロックを変化させる事が可能となる
。また、何らかの理由で入力信号が途切牡てクロックの
抽出が不可能となった場合でもバイアス電圧により■Ｃ
Ｏの制御電圧を制御して、ＰＬＬの出力周波数が大きく
変化してしまって再同期に時間がかかってしまう事を防
ぐ事ができる。なお、このバイアス制御回路７は、簡単
なものなら演算増幅器等で実現可能であり、複雑な制御
を行なう場合ならマイクロコンピュータ ゛の利用が考
えられる。例えば上記のように基準クロックを変化させ
るだけならば、変化量ｍが電圧として出力さｎていると
すｎば、増幅度と出力電位を適当に決めた演算増幅器で
実現できる。そしで、複雑な制御、例えば、ＰＬＬの中
心周波数と基準クロック周波数の差を検出して、自動的
にＰＬＬの同期可能範囲を基準クロック周波数の近傍へ
もってゆくなどという制御もマイクロコンピュータを利
用す扛ば容易に実現できる。なお、上の実施例ではバイ
アス制御回路７の入力に同期検出回路６の出力及びＶＯ
３Ｃ４２の変化量出力ｍを用いたが、バイアス制御回路
７の入力としてはこれらに限るわけではなく、例えば、
モーターの速度、回転数に比例したセンス信号、あるい
は、入力信号や基準クロック信号そのもの又はそ扛らを
分周した信号、等を用いる事ができる。
変基準クロック発振器（ＶＯ８ＣＬ他は第２図と同様で
あり、以下その動作を説明する。通常状態では第２図と
同様であり、バイアス加算回路は素通りの状態で定常状
態となっているが、モーターの立上時等のように、ＰＬ
Ｌ４１に入力さｎる信号の周波数が非常に低い場合にも
同期検出回路の出力２によりバイアス制御回路子でバイ
アス電圧が減らされ、ＰＬＬ４１の同期可能範囲を低い
周波数側へすらしてＰＬＬ４１ ｆ同期状態に持ってい
く事ができる。また、可変基準クロック発振器４２の出
力ｎの周波数が変化する場合でも、その変化量ｍｆバイ
アス制御回路７に入力し、変化量ｍに応じてバイアス電
圧を増減させる事により、常にＰＬＬ（ｉ７同期状態に
おいたままで基準クロックを変化させる事が可能となる
。また、何らかの理由で入力信号が途切牡てクロックの
抽出が不可能となった場合でもバイアス電圧により■Ｃ
Ｏの制御電圧を制御して、ＰＬＬの出力周波数が大きく
変化してしまって再同期に時間がかかってしまう事を防
ぐ事ができる。なお、このバイアス制御回路７は、簡単
なものなら演算増幅器等で実現可能であり、複雑な制御
を行なう場合ならマイクロコンピュータ ゛の利用が考
えられる。例えば上記のように基準クロックを変化させ
るだけならば、変化量ｍが電圧として出力さｎていると
すｎば、増幅度と出力電位を適当に決めた演算増幅器で
実現できる。そしで、複雑な制御、例えば、ＰＬＬの中
心周波数と基準クロック周波数の差を検出して、自動的
にＰＬＬの同期可能範囲を基準クロック周波数の近傍へ
もってゆくなどという制御もマイクロコンピュータを利
用す扛ば容易に実現できる。なお、上の実施例ではバイ
アス制御回路７の入力に同期検出回路６の出力及びＶＯ
３Ｃ４２の変化量出力ｍを用いたが、バイアス制御回路
７の入力としてはこれらに限るわけではなく、例えば、
モーターの速度、回転数に比例したセンス信号、あるい
は、入力信号や基準クロック信号そのもの又はそ扛らを
分周した信号、等を用いる事ができる。
発明の効果
以」二の説明から明らかなように、本発明は、ループフ
ィルタの出力と外部からの加算バイアス電圧を加算する
バイアス加算回路及び、上記バイアス電圧を制御する制
御回路を持ち、上記バイアス加算回路の出力を電圧制御
発振器の制御電圧とするように構成しているので、広い
同期可能範囲を持つという優ｎた効果が得られる。その
効果により、ＰＣＭ信号再生装置に応用した場合には粗
サーボ回路が不要となり、また、基準クロックを変化さ
せるような用途にも用いる事が可能となるという効果が
得ら扛る。さらに、制御回路をマイクロコンピュータを
用いて実現する場合には、設計の容易さ、柔軟性と共に
、ＰＬＬの調整の簡略化や、温度特性、経時変化を補償
するような制御も行なう事ができるという効果が得られ
る。
ィルタの出力と外部からの加算バイアス電圧を加算する
バイアス加算回路及び、上記バイアス電圧を制御する制
御回路を持ち、上記バイアス加算回路の出力を電圧制御
発振器の制御電圧とするように構成しているので、広い
同期可能範囲を持つという優ｎた効果が得られる。その
効果により、ＰＣＭ信号再生装置に応用した場合には粗
サーボ回路が不要となり、また、基準クロックを変化さ
せるような用途にも用いる事が可能となるという効果が
得ら扛る。さらに、制御回路をマイクロコンピュータを
用いて実現する場合には、設計の容易さ、柔軟性と共に
、ＰＬＬの調整の簡略化や、温度特性、経時変化を補償
するような制御も行なう事ができるという効果が得られ
る。
第１図は従来の位相同期回路のブロック図、第２図は従
来の位相同期回路をりＯ−）り抽出回路に応用したＰＣ
Ｍ信号再生装置のブロック図、第３図は本発明の一実施
例における位相同期回路のブロック図、第４図は本発明
をクロック抽出回路に応用したＰＣＭ信号再生装置のブ
ロック図である。 １．２３・・・・位相比較器、２・パループフィルタ、
３・・・・・電圧制御発振器、４・・・分周器、６・・
・・バイアス加算回路、６・・・同期検出回路、７・・
・・・・バイアス制御回路、２０・・・ 波形変換回路
、２１ター制御回路、２６ 信号処理回路、２了・・・
・・粗サーボ回路、４１・・・本発明の１実施例におけ
るＰＬＬ回路、４２・ 可変基準クロック発掘器。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 π
来の位相同期回路をりＯ−）り抽出回路に応用したＰＣ
Ｍ信号再生装置のブロック図、第３図は本発明の一実施
例における位相同期回路のブロック図、第４図は本発明
をクロック抽出回路に応用したＰＣＭ信号再生装置のブ
ロック図である。 １．２３・・・・位相比較器、２・パループフィルタ、
３・・・・・電圧制御発振器、４・・・分周器、６・・
・・バイアス加算回路、６・・・同期検出回路、７・・
・・・・バイアス制御回路、２０・・・ 波形変換回路
、２１ター制御回路、２６ 信号処理回路、２了・・・
・・粗サーボ回路、４１・・・本発明の１実施例におけ
るＰＬＬ回路、４２・ 可変基準クロック発掘器。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 π
Claims (1)
- 入力信号と分周器出力の位相を比較する位相比較器と、
この位相比較器の出力を低域Ｆ波するループフィルタと
、このループフィルタの出力電圧に応じて発振出力が可
変される電圧制御発振器と、この電圧制御発振器の出力
を分周する上記分周器と、上記ループフィルタの出力と
外部からのバイアス電圧を加算するバイアス加算回路と
、上記バイアス電圧を制御するバイアス制御回路とを備
え、上記バイアス加算回路の出力を上記電圧制御発振器
の制御電圧とする事を特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076944A JPS60220627A (ja) | 1984-04-17 | 1984-04-17 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076944A JPS60220627A (ja) | 1984-04-17 | 1984-04-17 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220627A true JPS60220627A (ja) | 1985-11-05 |
Family
ID=13619856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076944A Pending JPS60220627A (ja) | 1984-04-17 | 1984-04-17 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04506592A (ja) * | 1989-06-29 | 1992-11-12 | モトローラ・インコーポレーテッド | インタフェース・コントローラおよびバッファメモリを備えた周波数シンセサイザ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126452A (ja) * | 1974-08-29 | 1976-03-04 | Fujitsu Ltd |
-
1984
- 1984-04-17 JP JP59076944A patent/JPS60220627A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126452A (ja) * | 1974-08-29 | 1976-03-04 | Fujitsu Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04506592A (ja) * | 1989-06-29 | 1992-11-12 | モトローラ・インコーポレーテッド | インタフェース・コントローラおよびバッファメモリを備えた周波数シンセサイザ |
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