JPH06105772B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06105772B2 JPH06105772B2 JP62188241A JP18824187A JPH06105772B2 JP H06105772 B2 JPH06105772 B2 JP H06105772B2 JP 62188241 A JP62188241 A JP 62188241A JP 18824187 A JP18824187 A JP 18824187A JP H06105772 B2 JPH06105772 B2 JP H06105772B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMOS型半導体装置の製造方法に係り、特に高
信頼性の配線を形成することができる半導体装置の製造
方法に関する。
信頼性の配線を形成することができる半導体装置の製造
方法に関する。
（従来の技術） 第４図は従来のダイナミックRAMで使用されるメモリセ
ル２個分の素子構造を示す断面図である。ｐ型の半導体
基板41にはキャパシタ用のｎ型拡散領域42,43と選択ト
ランジスタのドレイン領域となるｎ型拡散領域44とが形
成されている。上記ｎ型拡散領域42,43上には、絶縁膜4
5を介して多結晶シリコンで構成されたキャパシタ電極4
6,47が設けられている。また、ｎ型拡散領域42と44との
間及びｎ型拡散領域43と44との間の基板上にはそれぞ
れ、ゲート絶縁膜48を介して多結晶シリコンで構成され
たワード線49,50が設けられている。また、キャパシタ
電極46,47上には他のメモリセルのワード線51,52が設け
られており、全面には層間絶縁膜53が形成されている。
そして上記層間絶縁膜53に対し、上記ｎ型拡散領域44の
表面に通じるコンタクトホール54が開孔され、さらにこ
のコンタクトホール54を埋めるようにビット線55が形成
されている。
ル２個分の素子構造を示す断面図である。ｐ型の半導体
基板41にはキャパシタ用のｎ型拡散領域42,43と選択ト
ランジスタのドレイン領域となるｎ型拡散領域44とが形
成されている。上記ｎ型拡散領域42,43上には、絶縁膜4
5を介して多結晶シリコンで構成されたキャパシタ電極4
6,47が設けられている。また、ｎ型拡散領域42と44との
間及びｎ型拡散領域43と44との間の基板上にはそれぞ
れ、ゲート絶縁膜48を介して多結晶シリコンで構成され
たワード線49,50が設けられている。また、キャパシタ
電極46,47上には他のメモリセルのワード線51,52が設け
られており、全面には層間絶縁膜53が形成されている。
そして上記層間絶縁膜53に対し、上記ｎ型拡散領域44の
表面に通じるコンタクトホール54が開孔され、さらにこ
のコンタクトホール54を埋めるようにビット線55が形成
されている。
このような断面構造を持つメモリセルの等価回路を第５
図に示す。各メモリセルはデータ記憶用のキャパシタＣ
と選択トランジスタＱとで構成され、各メモリセルの選
択トランジスタＱのドレインは一つのビット線BLに共通
に接続され、かつ選択トランジスタＱのゲート電極は対
応するワード線WLに接続されている。
図に示す。各メモリセルはデータ記憶用のキャパシタＣ
と選択トランジスタＱとで構成され、各メモリセルの選
択トランジスタＱのドレインは一つのビット線BLに共通
に接続され、かつ選択トランジスタＱのゲート電極は対
応するワード線WLに接続されている。
ところで、上記メモリセルの製造工程において、層間絶
縁膜53に対してコンタクトホール54を開孔する際、ワー
ド線49,50それぞれとビット線55とが短絡することを避
けるため、ワード線49,50との間で充分な寸法余裕Ｌ
（第４図に図示）を保ってコンタクトホール54を開孔す
る必要がある。この寸法余裕は例えば約1.0μｍ程度が
必要であり、従来の方法ではこの余裕を設ける必要があ
るためにメモリセルの高集積化が図れないという問題が
ある。
縁膜53に対してコンタクトホール54を開孔する際、ワー
ド線49,50それぞれとビット線55とが短絡することを避
けるため、ワード線49,50との間で充分な寸法余裕Ｌ
（第４図に図示）を保ってコンタクトホール54を開孔す
る必要がある。この寸法余裕は例えば約1.0μｍ程度が
必要であり、従来の方法ではこの余裕を設ける必要があ
るためにメモリセルの高集積化が図れないという問題が
ある。
これを回避するため、従来では第６図の断面図で示すよ
うな方法を用いてメモリセルの寸法の縮小化を図るよう
にしている。この方法では、まず、ｐ型の半導体基板61
上にキャパシタ用のｎ型拡散領域62,63の一部、キャパ
シタ用の絶縁膜64及びキャパシタ電極65,66を形成した
後、ゲート酸化膜67、多結晶シリコン膜68、CVD−SiO2
膜69を順次形成し、所定のマスクを用いた反応性イオン
エッチング法によってこれらの積層膜を選択的に蝕刻し
てワード線70〜73を形成する。次に、ワード線70〜73を
マスクに用いたイオン注入法によって選択トランジスタ
のｎ型拡散領域74を形成するとともに、上記キャパシタ
用のｎ型拡散領域62,63の全部を形成する（第６図
（ａ））。次に全面にCVD−SiO2膜75を堆積し、これを
ワード線70〜73の側壁にのみ選択的に残す（第６図
（ｂ））。続いて全面にCVD−SiO2膜76を堆積し、ワー
ド線70,71間のCVD−SiO2膜76に対して基板表面に通じる
コンタクトホール77を開孔し、続いてポリサイド膜によ
るビット線78を形成する（第６図（ｃ））。
うな方法を用いてメモリセルの寸法の縮小化を図るよう
にしている。この方法では、まず、ｐ型の半導体基板61
上にキャパシタ用のｎ型拡散領域62,63の一部、キャパ
シタ用の絶縁膜64及びキャパシタ電極65,66を形成した
後、ゲート酸化膜67、多結晶シリコン膜68、CVD−SiO2
膜69を順次形成し、所定のマスクを用いた反応性イオン
エッチング法によってこれらの積層膜を選択的に蝕刻し
てワード線70〜73を形成する。次に、ワード線70〜73を
マスクに用いたイオン注入法によって選択トランジスタ
のｎ型拡散領域74を形成するとともに、上記キャパシタ
用のｎ型拡散領域62,63の全部を形成する（第６図
（ａ））。次に全面にCVD−SiO2膜75を堆積し、これを
ワード線70〜73の側壁にのみ選択的に残す（第６図
（ｂ））。続いて全面にCVD−SiO2膜76を堆積し、ワー
ド線70,71間のCVD−SiO2膜76に対して基板表面に通じる
コンタクトホール77を開孔し、続いてポリサイド膜によ
るビット線78を形成する（第６図（ｃ））。
この方法によれば、コンタクトホール77とワード線70,7
1それぞれとの間には余分な寸法余裕を取る必要がなく
なり、素子の寸法の縮小化が可能となり、メモリセルの
高集積化を図ることができる。
1それぞれとの間には余分な寸法余裕を取る必要がなく
なり、素子の寸法の縮小化が可能となり、メモリセルの
高集積化を図ることができる。
しかしながら、この方法で製造されたメモリセルでは表
面の段差が激しくなり、ビット線に段切れが発生し易く
なる。
面の段差が激しくなり、ビット線に段切れが発生し易く
なる。
これを回避するために第７図の断面図に示すように、ビ
ット線を形成する前に全面に低融点シリコンガラス膜、
例えばBPSG（ボロン・リン・シリコンガラス）膜79を堆
積し、次に熱処理を行なって表面を平坦化した後にコン
タクトホールを開孔する方法が考えられる。ところが、
BPSG膜79を形成した後ではワード線70,71上のBPSG膜79
の膜厚T1と、ｎ型拡散領域74上の膜厚T2とが異なるた
め、その後のエッチング処理の際にワード線70,71上のC
VD−SiO2膜が除去されてワード線が露出し、その後に形
成されるビット線を短絡してしまう。
ット線を形成する前に全面に低融点シリコンガラス膜、
例えばBPSG（ボロン・リン・シリコンガラス）膜79を堆
積し、次に熱処理を行なって表面を平坦化した後にコン
タクトホールを開孔する方法が考えられる。ところが、
BPSG膜79を形成した後ではワード線70,71上のBPSG膜79
の膜厚T1と、ｎ型拡散領域74上の膜厚T2とが異なるた
め、その後のエッチング処理の際にワード線70,71上のC
VD−SiO2膜が除去されてワード線が露出し、その後に形
成されるビット線を短絡してしまう。
（発明が解決しようとする問題点） このように従来の製造方法では素子寸法の縮小化を図る
ことができるが、最上層部の配線に段切れが発生すると
いう欠点がある。
ことができるが、最上層部の配線に段切れが発生すると
いう欠点がある。
この発明は上記のような事情を考慮してなされたもの
で、その目的は、素子寸法の縮小化を図ることができ、
かつ最上層部の配線に段切れが発生することを防止する
ことができる半導体装置の製造方法を提供することにあ
る。
で、その目的は、素子寸法の縮小化を図ることができ、
かつ最上層部の配線に段切れが発生することを防止する
ことができる半導体装置の製造方法を提供することにあ
る。
［発明の構成］ （問題点を解決するための手段） この発明の半導体装置の製造方法は、第１導電型の半導
体基板上に第１絶縁膜を形成する工程と、上記第１絶縁
膜上に第１導電体層及び第２絶縁膜を順次堆積する工程
と、上記第２絶縁膜、第１導電体層及び上記第１絶縁膜
を連続して選択的に除去してゲート電極を形成する工程
と、全面に第３絶縁膜を堆積する工程と、異方性蝕刻技
術により上記第３絶縁膜を蝕刻しこの第３絶縁膜を上記
ゲート電極の側壁にのみ残す工程と、全面に第４絶縁膜
を堆積する工程と、上記第４絶縁膜を選択的に除去して
上記基板表面に通じる開孔部を形成する工程と、上記開
孔部を少なくとも覆うように第２導電体層を形成する工
程と、全面に第５絶縁膜を堆積し、熱処理によってその
表面を平坦化する工程と、上記第５絶縁膜を選択的に除
去して上記第２導電体層の一部を露出させる工程と、全
面に第３導電体層を堆積しこれをパターニングして上記
第２導電体層の露出部分と接続された配線を形成する工
程とから構成されている。
体基板上に第１絶縁膜を形成する工程と、上記第１絶縁
膜上に第１導電体層及び第２絶縁膜を順次堆積する工程
と、上記第２絶縁膜、第１導電体層及び上記第１絶縁膜
を連続して選択的に除去してゲート電極を形成する工程
と、全面に第３絶縁膜を堆積する工程と、異方性蝕刻技
術により上記第３絶縁膜を蝕刻しこの第３絶縁膜を上記
ゲート電極の側壁にのみ残す工程と、全面に第４絶縁膜
を堆積する工程と、上記第４絶縁膜を選択的に除去して
上記基板表面に通じる開孔部を形成する工程と、上記開
孔部を少なくとも覆うように第２導電体層を形成する工
程と、全面に第５絶縁膜を堆積し、熱処理によってその
表面を平坦化する工程と、上記第５絶縁膜を選択的に除
去して上記第２導電体層の一部を露出させる工程と、全
面に第３導電体層を堆積しこれをパターニングして上記
第２導電体層の露出部分と接続された配線を形成する工
程とから構成されている。
（作用） この発明の半導体装置の製造方法では、ゲート電極を形
成した後に第３絶縁膜をこのゲート電極の側壁にのみ残
し、この後、全面に第４絶縁膜を堆積し、この第４絶縁
膜を選択的に除去して上記基板表面に通じる開孔部を形
成することにより、開孔部とゲート電極との間の距離が
最小にされる。
成した後に第３絶縁膜をこのゲート電極の側壁にのみ残
し、この後、全面に第４絶縁膜を堆積し、この第４絶縁
膜を選択的に除去して上記基板表面に通じる開孔部を形
成することにより、開孔部とゲート電極との間の距離が
最小にされる。
さらにこの発明では、上記開孔部を覆うように第２導電
体層を形成し、次に全面に第５絶縁膜を堆積し、この第
５絶縁膜を熱処理して平坦化することにより表面が平坦
される。
体層を形成し、次に全面に第５絶縁膜を堆積し、この第
５絶縁膜を熱処理して平坦化することにより表面が平坦
される。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図（ａ）ないし第１図（ｈ）はこの発明に係る半導
体装置の製造方法を従来と同様にダイナミックRAMのメ
モリセルの製造方法に実施した場合の各工程を順次示す
断面図である。
第１図（ａ）ないし第１図（ｈ）はこの発明に係る半導
体装置の製造方法を従来と同様にダイナミックRAMのメ
モリセルの製造方法に実施した場合の各工程を順次示す
断面図である。
まず、ｐ型シリコン半導体基板11の表面にフィールド酸
化膜12を形成して素子分離を行なう。次に熱酸化法によ
り基板11の表面にシリコン酸化膜13を形成し、その上に
所定形状のイオン注入用のマスク14を形成する。この
後、上記マスク14を用いてｎ型のイオン、例えばAs（ヒ
素）を基板11に注入し、ｎ型不純物領域15,16を形成す
る（第１図（ａ））。
化膜12を形成して素子分離を行なう。次に熱酸化法によ
り基板11の表面にシリコン酸化膜13を形成し、その上に
所定形状のイオン注入用のマスク14を形成する。この
後、上記マスク14を用いてｎ型のイオン、例えばAs（ヒ
素）を基板11に注入し、ｎ型不純物領域15,16を形成す
る（第１図（ａ））。
次に上記マスク14を除去し、その上にCVD法（化学的気
相成長法）により多結晶シリコン膜17を堆積し、続いて
写真蝕刻技術により上記多結晶シリコン膜17及びシリコ
ン酸化膜13をパターニングしてキャパシタ電極18,19を
形成する（第１図（ｂ））。
相成長法）により多結晶シリコン膜17を堆積し、続いて
写真蝕刻技術により上記多結晶シリコン膜17及びシリコ
ン酸化膜13をパターニングしてキャパシタ電極18,19を
形成する（第１図（ｂ））。
続いて熱酸化法により、上記キャパシタ電極18,19それ
ぞれの多結晶シリコン膜17の表面を酸化してシリコン酸
化膜20を形成する。この後、基板表面に形成されたシリ
コン酸化膜（図示せず）を除去し、基板表面を露出させ
る（第１図（ｃ））。
ぞれの多結晶シリコン膜17の表面を酸化してシリコン酸
化膜20を形成する。この後、基板表面に形成されたシリ
コン酸化膜（図示せず）を除去し、基板表面を露出させ
る（第１図（ｃ））。
次に熱酸化法により、基板11の表面に新たにシリコン酸
化膜21を形成する。このシリコン酸化膜21はこの後に形
成されるMOSトランジスタのゲート絶縁膜となるもので
あり、その膜厚は例えば数百Åである（第１図
（ｄ））。
化膜21を形成する。このシリコン酸化膜21はこの後に形
成されるMOSトランジスタのゲート絶縁膜となるもので
あり、その膜厚は例えば数百Åである（第１図
（ｄ））。
続いて全面に多結晶シリコン膜22をCVD法により堆積
し、さらにその上にシリコン酸化膜23をCDV法により堆
積した後、写真蝕刻法によりこのシリコン酸化膜23及び
多結晶シリコン膜22からなる積層膜を所定形状にパター
ニングして選択MOSトランジスタのゲート電極となるワ
ード線24を形成する。次に上記ワード線24及び多結晶シ
リコン膜17をマスクに用いてｎ型のイオン、例えばAsを
基板11に注入して選択トランジスタのドレイン領域とな
るｎ型拡散領域25を形成するとともに、前記ｎ型不純物
領域15,16それぞれと一体化されたｎ型不純物領域26,27
を形成する。この時点でｎ型不純物領域15と26、ｎ型不
純物領域16と27は２個のキャパシタのｎ型拡散領域28,2
9となる。この後、CVD法により全面にシリコン酸化膜30
を堆積し、異方性蝕刻技術、例えばRIE（反応性イオン
エッチング）によって上記シリコン酸化膜30をその膜厚
分だけ除去することにより、このシリコン酸化膜30を各
ワード線24それぞれの側壁にのみ残す（第１図
（ｅ））。なお、ここまでの工程は前記第６図（ｂ）に
示す従来のものと同様である。
し、さらにその上にシリコン酸化膜23をCDV法により堆
積した後、写真蝕刻法によりこのシリコン酸化膜23及び
多結晶シリコン膜22からなる積層膜を所定形状にパター
ニングして選択MOSトランジスタのゲート電極となるワ
ード線24を形成する。次に上記ワード線24及び多結晶シ
リコン膜17をマスクに用いてｎ型のイオン、例えばAsを
基板11に注入して選択トランジスタのドレイン領域とな
るｎ型拡散領域25を形成するとともに、前記ｎ型不純物
領域15,16それぞれと一体化されたｎ型不純物領域26,27
を形成する。この時点でｎ型不純物領域15と26、ｎ型不
純物領域16と27は２個のキャパシタのｎ型拡散領域28,2
9となる。この後、CVD法により全面にシリコン酸化膜30
を堆積し、異方性蝕刻技術、例えばRIE（反応性イオン
エッチング）によって上記シリコン酸化膜30をその膜厚
分だけ除去することにより、このシリコン酸化膜30を各
ワード線24それぞれの側壁にのみ残す（第１図
（ｅ））。なお、ここまでの工程は前記第６図（ｂ）に
示す従来のものと同様である。
次に全面に例えばCVD法によりシリコン酸化膜31を形成
し、次に所定形状のマスクを用いて上記シリコン酸化膜
31を選択的にエッチングすることにより、二つのワード
線24の相互間にコンタクトホール32を開孔する（第１図
（ｆ））。
し、次に所定形状のマスクを用いて上記シリコン酸化膜
31を選択的にエッチングすることにより、二つのワード
線24の相互間にコンタクトホール32を開孔する（第１図
（ｆ））。
次に全面に多結晶シリコン膜33をCVD法により例えば100
0Å程度の膜厚に堆積し、続いてこの多結晶シリコン膜3
3を所定のマスクを用いて選択的に除去し、上記コンタ
クトホール32内を埋めるような形状に多結晶シリコン膜
33を残す。続いて全面に低融点ガラス膜、例えばBPSG膜
34を例えば7000Åの膜厚に堆積した後、熱処理を行なっ
てこのBPSG膜34の表面を平坦化する。その後、ウエット
・エッチングもしくはREIにより上記BPSG膜34を表面か
ら一様の厚みでエッチングして上記多結晶シリコン膜33
の一部を露出させる（第１図（ｇ））。
0Å程度の膜厚に堆積し、続いてこの多結晶シリコン膜3
3を所定のマスクを用いて選択的に除去し、上記コンタ
クトホール32内を埋めるような形状に多結晶シリコン膜
33を残す。続いて全面に低融点ガラス膜、例えばBPSG膜
34を例えば7000Åの膜厚に堆積した後、熱処理を行なっ
てこのBPSG膜34の表面を平坦化する。その後、ウエット
・エッチングもしくはREIにより上記BPSG膜34を表面か
ら一様の厚みでエッチングして上記多結晶シリコン膜33
の一部を露出させる（第１図（ｇ））。
次に多結晶シリコン膜とMo（モリブデン）、Ｗ（タング
ステン）、Ti（チタン）などの高融点金属膜を順次堆積
し、これをパターニングして上記多結晶シリコン膜33と
接続されたシリサイド構造のビット線35を形成する（第
１図（ｈ））。
ステン）、Ti（チタン）などの高融点金属膜を順次堆積
し、これをパターニングして上記多結晶シリコン膜33と
接続されたシリサイド構造のビット線35を形成する（第
１図（ｈ））。
上記実施例によれば、キャパシタ電極18,19上にはシリ
コン酸化膜31とBPSG膜34が積層されており、しかもBPSG
膜34の表面が平坦化されているので、その上に形成され
るビット線35も平坦となり、これによりビット線35の段
切れを防止することができる。また、上記実施例ではコ
ンタクトホール32を埋めるように設けられ、ビット線35
と接続される多結晶シリコン膜33はいわゆる自己整合コ
ンタクト（セルフ・アライン・コンタクト）構造となる
ので素子の寸法を縮小化することができ、これによりメ
モリセルの高集積化が実現できる。
コン酸化膜31とBPSG膜34が積層されており、しかもBPSG
膜34の表面が平坦化されているので、その上に形成され
るビット線35も平坦となり、これによりビット線35の段
切れを防止することができる。また、上記実施例ではコ
ンタクトホール32を埋めるように設けられ、ビット線35
と接続される多結晶シリコン膜33はいわゆる自己整合コ
ンタクト（セルフ・アライン・コンタクト）構造となる
ので素子の寸法を縮小化することができ、これによりメ
モリセルの高集積化が実現できる。
第２図はこの発明の他の実施例による製造方法の工程を
示す断面図である。上記実施例では、多結晶シリコン膜
33を形成した後にBPSG膜34を堆積し、熱処理によるBPSG
膜34の平坦化の後にその表面をエッチングして多結晶シ
リコン膜33の一部を露出させる場合について説明した
が、この実施例の方法ではBPSG膜34の堆積、平坦化の後
に所定のマスクを用いてBPSG膜34にコンタクトホール36
を開孔し、この後、ビット線35を形成するようにしたも
のである。
示す断面図である。上記実施例では、多結晶シリコン膜
33を形成した後にBPSG膜34を堆積し、熱処理によるBPSG
膜34の平坦化の後にその表面をエッチングして多結晶シ
リコン膜33の一部を露出させる場合について説明した
が、この実施例の方法ではBPSG膜34の堆積、平坦化の後
に所定のマスクを用いてBPSG膜34にコンタクトホール36
を開孔し、この後、ビット線35を形成するようにしたも
のである。
第３図（ａ）ないし第３図（ｃ）はこの発明のさらに他
の実施例による製造方法の工程を示す断面図である。こ
の実施例方法は前記第１図（ｅ）までの工程は同じであ
り、次に第３図（ａ）に示すように全面にCVD法により
シリコン酸化膜31及びBPSG膜34を順次堆積した後、第３
図（ｂ）に示すように上記BPSG膜34とシリコン酸化膜31
からなる積層膜に対してコンタクトホール37を開孔し、
その後、第３図（ｂ）に示すように多結晶シリコン膜33
を形成し、続いて熱処理によるBPSG膜34の平坦化を行な
い、その後、ビット線35を形成するようにしたものであ
る。
の実施例による製造方法の工程を示す断面図である。こ
の実施例方法は前記第１図（ｅ）までの工程は同じであ
り、次に第３図（ａ）に示すように全面にCVD法により
シリコン酸化膜31及びBPSG膜34を順次堆積した後、第３
図（ｂ）に示すように上記BPSG膜34とシリコン酸化膜31
からなる積層膜に対してコンタクトホール37を開孔し、
その後、第３図（ｂ）に示すように多結晶シリコン膜33
を形成し、続いて熱処理によるBPSG膜34の平坦化を行な
い、その後、ビット線35を形成するようにしたものであ
る。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
第１図に示す上記実施例の場合にはコンタクトホール32
を多結晶シリコン膜33で埋める場合について説明した
が、これは多結晶シリコン膜の他にアルミニウム膜を用
いて構成するようにしてもよい。ただし、膜33をアルミ
ニウムで構成した場合にはその後に熱処理を行う平坦化
処理を行なことができないので、この場合には前記BPSG
膜34の代わりにスピンコート法により形成されるシリコ
ンガラス膜いわゆるSOG（スピン・オン・コート）膜を
用いる必要がある。さらに上記多結晶シリコン膜33の代
わりにポリサイド膜を使用することもできる。
種々の変形が可能であることはいうまでもない。例えば
第１図に示す上記実施例の場合にはコンタクトホール32
を多結晶シリコン膜33で埋める場合について説明した
が、これは多結晶シリコン膜の他にアルミニウム膜を用
いて構成するようにしてもよい。ただし、膜33をアルミ
ニウムで構成した場合にはその後に熱処理を行う平坦化
処理を行なことができないので、この場合には前記BPSG
膜34の代わりにスピンコート法により形成されるシリコ
ンガラス膜いわゆるSOG（スピン・オン・コート）膜を
用いる必要がある。さらに上記多結晶シリコン膜33の代
わりにポリサイド膜を使用することもできる。
また、上記第１図の実施例方法において、ワード線24を
構成する多結晶シリコン膜17及び多結晶シリコン膜33の
形成後に、それぞれの膜に対してイオン注入を行なって
抵抗値を下げることも可能である。
構成する多結晶シリコン膜17及び多結晶シリコン膜33の
形成後に、それぞれの膜に対してイオン注入を行なって
抵抗値を下げることも可能である。
さらに上記実施例ではシリサイド構造のビット線35を形
成する場合について説明したが、これはその他にMoS
i2、Tisi2、WSiなどの金属ケイ化膜もしくはMo、Ti、Ｗ
などの高融点金属膜やアルミニウム膜などが使用でき
る。
成する場合について説明したが、これはその他にMoS
i2、Tisi2、WSiなどの金属ケイ化膜もしくはMo、Ti、Ｗ
などの高融点金属膜やアルミニウム膜などが使用でき
る。
［発明の効果］ 以上説明したようにこの発明によれば、素子寸法の縮小
化を図ることができ、かつ最上層部の配線に段切れが発
生することを防止することができる半導体装置の製造方
法を提供することできる。
化を図ることができ、かつ最上層部の配線に段切れが発
生することを防止することができる半導体装置の製造方
法を提供することできる。
第１図はこの発明に係る半導体装置の製造方法の一実施
例の各工程を順次示す断面図、第２図は他の実施例の工
程を示す断面図、第３図はこの発明のさらに他の実施例
の各工程を順次示す断面図、第４図は従来方法を説明す
るための断面図、第５図は第４図装置の等価回路図、第
６図及び第７図はそれぞれ上記とは異なる従来方法を説
明するための断面図である。 11…ｐ型シリコン半導体基板、12…フィールド酸化膜、
13…シリコン酸化膜、14…イオン注入用のマスク、15,1
6…ｎ型不純物領域、17…多結晶シリコン膜、18,19…キ
ャパシタ電極、20…シリコン酸化膜、21…シリコン酸化
膜、22…多結晶シリコン膜、23…シリコン酸化膜、24…
ワード線、25…ｎ型拡散領域、26,27…ｎ型不純物領
域、28,29…ｎ型拡散領域、30…シリコン酸化膜、31…
シリコン酸化膜、32…コンタクトホール、33…多結晶シ
リコン膜、34…BPSG膜、35…ビット線。
例の各工程を順次示す断面図、第２図は他の実施例の工
程を示す断面図、第３図はこの発明のさらに他の実施例
の各工程を順次示す断面図、第４図は従来方法を説明す
るための断面図、第５図は第４図装置の等価回路図、第
６図及び第７図はそれぞれ上記とは異なる従来方法を説
明するための断面図である。 11…ｐ型シリコン半導体基板、12…フィールド酸化膜、
13…シリコン酸化膜、14…イオン注入用のマスク、15,1
6…ｎ型不純物領域、17…多結晶シリコン膜、18,19…キ
ャパシタ電極、20…シリコン酸化膜、21…シリコン酸化
膜、22…多結晶シリコン膜、23…シリコン酸化膜、24…
ワード線、25…ｎ型拡散領域、26,27…ｎ型不純物領
域、28,29…ｎ型拡散領域、30…シリコン酸化膜、31…
シリコン酸化膜、32…コンタクトホール、33…多結晶シ
リコン膜、34…BPSG膜、35…ビット線。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (8)
- 【請求項１】第１導電型の半導体基板上に第１絶縁膜を
形成する工程と、 上記第１絶縁膜上に第１導電体層及び第２絶縁膜を順次
堆積する工程と、 上記第２絶縁膜、第１導電体層及び第１絶縁膜を連続し
て選択的に除去してゲート電極を形成する工程と、 全面に第３絶縁膜を堆積する工程と、 異方性蝕刻技術により上記第３絶縁膜を蝕刻し、この第
３絶縁膜を上記ゲート電極の側壁にのみ残す工程と、 全面に第４絶縁膜を堆積する工程と、 上記第４絶縁膜を選択的に除去して上記基板表面に通じ
る開孔部を形成する工程と、 上記開孔部を少なくとも覆うように第２導電体層を形成
する工程と、 全面に第５絶縁膜を堆積し、熱処理によってその表面を
１平坦化する工程と、 上記第５絶縁膜を表面から一様の厚さで除去して上記第
２導電体層の一部を露出させる工程と、 全面に第３導電体層を堆積し、これをパターニングして
上記第２導電体層の露出部分と接続された配線を形成す
る工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１、第２及び第３絶縁膜がシリコン
酸化膜である特許請求の範囲第１項に記載の半導体装置
の製造方法。 - 【請求項３】前記第４絶縁膜が化学的気相成長法により
形成されるシリコン酸化膜もしくは化学的気相成長法に
より形成されるシリコン酸化膜と低融点シリコンガラス
膜とからなる二層膜である特許請求の範囲第１項に記載
の半導体装置の製造方法。 - 【請求項４】前記第５絶縁膜が低融点シリコンガラス膜
もしくはスピンコート法により形成されるシリコンガラ
ス膜である特許請求の範囲第１項に記載の半導体装置の
製造方法。 - 【請求項５】前記第２導電体層を形成した後に前記第４
絶縁膜を平坦化処理するようにした特許請求の範囲第１
項に記載の半導体装置の製造方法。 - 【請求項６】前記第２導電体層が多結晶シリコン膜、ポ
リサイド膜もしくは金属膜で構成される特許請求の範囲
第１項に記載の半導体装置の製造方法。 - 【請求項７】前記第３導電体層がポリサイド膜、金属ケ
イ化膜もしくは金属膜で構成される特許請求の範囲第１
項に記載の半導体装置の製造方法。 - 【請求項８】前記第２導電体層及び第３導電体層の形成
後にそれぞれの膜に対してイオン注入を行なうようにし
た特許請求の範囲第１項に記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188241A JPH06105772B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置の製造方法 |
| KR1019880009514A KR920000077B1 (ko) | 1987-07-28 | 1988-07-27 | 반도체장치의 제조방법 |
| EP88306979A EP0305055B1 (en) | 1987-07-28 | 1988-07-28 | Method of manufacturing a semiconductor device |
| DE8888306979T DE3877282T2 (de) | 1987-07-28 | 1988-07-28 | Verfahren zum herstellen einer halbleiter-vorrichtung. |
| US07/549,632 US5110766A (en) | 1987-07-28 | 1990-07-06 | Method of manufacturing a semiconductor device including forming a flattening layer over hollows in a contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188241A JPH06105772B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431453A JPS6431453A (en) | 1989-02-01 |
| JPH06105772B2 true JPH06105772B2 (ja) | 1994-12-21 |
Family
ID=16220259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188241A Expired - Fee Related JPH06105772B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105772B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930020669A (ko) * | 1992-03-04 | 1993-10-20 | 김광호 | 고집적 반도체장치 및 그 제조방법 |
| KR100277932B1 (ko) * | 1993-03-12 | 2001-02-01 | 김영환 | 디램셀의 접촉홀 평탄화방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159866A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | Ｍｏｓ形ダイナミツクメモリおよびその製造方法 |
| JPS61144863A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
-
1987
- 1987-07-28 JP JP62188241A patent/JPH06105772B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431453A (en) | 1989-02-01 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |