JPH06105784B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH06105784B2 JPH06105784B2 JP59156355A JP15635584A JPH06105784B2 JP H06105784 B2 JPH06105784 B2 JP H06105784B2 JP 59156355 A JP59156355 A JP 59156355A JP 15635584 A JP15635584 A JP 15635584A JP H06105784 B2 JPH06105784 B2 JP H06105784B2
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- Japan
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- semiconductor region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置、特に絶縁物上に形成されるMOSF
ETに関する。
ETに関する。
〔発明の背景〕 絶縁物上にMOSFETが形成された半導体装置、たとえばSO
S（Silicon on Sapphire）型半導体装置は、一般にはそ
のゲート領域である半導体領の電位が固定されていない
ため、第５図に示すような特性となりいわゆるキンク効
果が生ずることが知られている。このようなキンク効果
が生ずるMOSFETによつてLSIを構成するとソース・ドレ
イン間の印加電圧によつてgm（ゲイン）が変化し、高性
能の素子を得ることは困難であつた。
S（Silicon on Sapphire）型半導体装置は、一般にはそ
のゲート領域である半導体領の電位が固定されていない
ため、第５図に示すような特性となりいわゆるキンク効
果が生ずることが知られている。このようなキンク効果
が生ずるMOSFETによつてLSIを構成するとソース・ドレ
イン間の印加電圧によつてgm（ゲイン）が変化し、高性
能の素子を得ることは困難であつた。
それ故、従来では、第６図に示すように、絶縁物１′に
形成したｐ型半導体層２′の領域にその底部に至るまで
n+拡散層を形成してドレイン層３′を構成し、また、他
の領域の中間部に至るまでn+拡散層を形成してネース層
４′を構成することにより、ゲート層となる前記ｐ型半
導体層２′を前記ソース層４′の形成領側の側面に露呈
させるようにしている。そして、酸化膜５′を介してゲ
ート電極６′、ドレイン層３′に接続させたドレイン電
極７′およびソース層４′、ｐ型半導体層２′と接続さ
せたソース電極を形成することによつて、前記ｐ型半導
体層２′からなるゲート層２の電位を固定させるように
している（特開昭55−147186号参照）。
形成したｐ型半導体層２′の領域にその底部に至るまで
n+拡散層を形成してドレイン層３′を構成し、また、他
の領域の中間部に至るまでn+拡散層を形成してネース層
４′を構成することにより、ゲート層となる前記ｐ型半
導体層２′を前記ソース層４′の形成領側の側面に露呈
させるようにしている。そして、酸化膜５′を介してゲ
ート電極６′、ドレイン層３′に接続させたドレイン電
極７′およびソース層４′、ｐ型半導体層２′と接続さ
せたソース電極を形成することによつて、前記ｐ型半導
体層２′からなるゲート層２の電位を固定させるように
している（特開昭55−147186号参照）。
しかしながら、このような構成は、近年における高集積
化の傾向に伴つて前記ｐ型半導体層２の層厚が極めて薄
くなつており、したがつて、前記ソース層４′であるn+
拡散層を所定の層厚に形成する制御が困難になるという
欠点があつた。
化の傾向に伴つて前記ｐ型半導体層２の層厚が極めて薄
くなつており、したがつて、前記ソース層４′であるn+
拡散層を所定の層厚に形成する制御が困難になるという
欠点があつた。
しかも、前記ソース層４′はドレイン層３と層厚を異な
らしめて形成しなければならないことからソース層４′
形成のための工程をそれ自体独立して設けなければなら
ず、工程の煩雑化をもたらしていた。
らしめて形成しなければならないことからソース層４′
形成のための工程をそれ自体独立して設けなければなら
ず、工程の煩雑化をもたらしていた。
なお、特開昭58−124243号公報に記載されているよう
に、ｐ型半導体層をドレイン層とソース層との間に形成
し、ｐ型半導体層に隣接してｐ型不純物層を形成し、こ
のｐ型不純物層をAl配線を介して電位固定手段に接続す
る構成を採用することも考えられる。しかし、この構成
の場合には、配線の抵抗成分のみを考慮しているので、
ｐ型半導体層の過剰キャリアを一方向にのみ引き出すよ
うになっている。このため、過剰キャリアの拡散速度を
十分に高めることができず、キンク効果を十分に抑制す
ることができない。また、複数の半導体素子を用いてLS
I等を構成する場合、一対の半導体素子ごとにｐ型不純
物層を介してＨ字状に接続し、Ｈ字状に接続された各対
の半導体素子を迂回路を介して他の半導体素子のｐ型不
純物層に接続し、さらに、各半導体素子をそれぞれ電位
固定手段に接続しなければならず、集積度が低下すると
ともに、製造工程が複雑となる。
に、ｐ型半導体層をドレイン層とソース層との間に形成
し、ｐ型半導体層に隣接してｐ型不純物層を形成し、こ
のｐ型不純物層をAl配線を介して電位固定手段に接続す
る構成を採用することも考えられる。しかし、この構成
の場合には、配線の抵抗成分のみを考慮しているので、
ｐ型半導体層の過剰キャリアを一方向にのみ引き出すよ
うになっている。このため、過剰キャリアの拡散速度を
十分に高めることができず、キンク効果を十分に抑制す
ることができない。また、複数の半導体素子を用いてLS
I等を構成する場合、一対の半導体素子ごとにｐ型不純
物層を介してＨ字状に接続し、Ｈ字状に接続された各対
の半導体素子を迂回路を介して他の半導体素子のｐ型不
純物層に接続し、さらに、各半導体素子をそれぞれ電位
固定手段に接続しなければならず、集積度が低下すると
ともに、製造工程が複雑となる。
本発明の目的は、キンク効果の発生を防止するととも
に、製造における層厚制御をなくし、且つ製造が容易と
なる半導体装置を提供することにある。』に改める。
に、製造における層厚制御をなくし、且つ製造が容易と
なる半導体装置を提供することにある。』に改める。
〔発明の概要〕 前記目的を達成するために、本発明は、絶縁物から成る
基板上に互いに離れて略同じ厚さに形成された第１の導
電型の第１及び第２の半導体領域と、 基板上に第１及び第２の半導体領域と略同じ厚さで第１
の半導体領域と第２の半導体領域との間に位置し両領域
に接して形成された第２の導電型の第３の半導体領域
と、 基板上で第１の半導体領域と第２の半導体領域とを結ぶ
直線の両側において第３の半導体領域に接し、それぞれ
前記直線から遠ざかるように延びて形成された第２の導
電型の２個の第４の半導体領域と、 基板上で第１、第２、第３、及び第４の半導体領域側方
を包囲するように形成された第１の絶縁体と、 第４の半導体領域上でこの領域を覆うように形成された
第２の絶縁体と、 第１の半導体領域表面に形成された第１の電極と、 第２の半導体領域表面に形成された第２の電極と、 第３の半導体領域表面に絶縁膜を介して形成された第３
の電極と、を有する半導体素子を少なくとも２個以上備
えて構成されており、各半導体素子が第４の半導体領域
を介して接続され、第４の半導体領域群のうち一つの第
４の半導体領域が電位固定手段に接続され、電位固定手
段に接続された第４の半導体領域以外に２個以上の第４
の半導体領域が存在している半導体装置を構成したもの
である。
基板上に互いに離れて略同じ厚さに形成された第１の導
電型の第１及び第２の半導体領域と、 基板上に第１及び第２の半導体領域と略同じ厚さで第１
の半導体領域と第２の半導体領域との間に位置し両領域
に接して形成された第２の導電型の第３の半導体領域
と、 基板上で第１の半導体領域と第２の半導体領域とを結ぶ
直線の両側において第３の半導体領域に接し、それぞれ
前記直線から遠ざかるように延びて形成された第２の導
電型の２個の第４の半導体領域と、 基板上で第１、第２、第３、及び第４の半導体領域側方
を包囲するように形成された第１の絶縁体と、 第４の半導体領域上でこの領域を覆うように形成された
第２の絶縁体と、 第１の半導体領域表面に形成された第１の電極と、 第２の半導体領域表面に形成された第２の電極と、 第３の半導体領域表面に絶縁膜を介して形成された第３
の電極と、を有する半導体素子を少なくとも２個以上備
えて構成されており、各半導体素子が第４の半導体領域
を介して接続され、第４の半導体領域群のうち一つの第
４の半導体領域が電位固定手段に接続され、電位固定手
段に接続された第４の半導体領域以外に２個以上の第４
の半導体領域が存在している半導体装置を構成したもの
である。
即ち、本発明では、キンク効果を抑制することは過剰キ
ャリアの移動路の抵抗成分を小さくすることが必須要件
でないこと及びキンク効果を発生させる過剰キャリアは
拡散により移動することに着目し、半導体素子群のなか
の一つの半導体素子の第４の半導体領域を電位固定手段
に接続して各半導体素子に基準電位を与え、各半導体素
子が有する寄生容量を利用して過剰キャリアを吸収する
ようにしたものである。
ャリアの移動路の抵抗成分を小さくすることが必須要件
でないこと及びキンク効果を発生させる過剰キャリアは
拡散により移動することに着目し、半導体素子群のなか
の一つの半導体素子の第４の半導体領域を電位固定手段
に接続して各半導体素子に基準電位を与え、各半導体素
子が有する寄生容量を利用して過剰キャリアを吸収する
ようにしたものである。
具体的には、半導体素子群のうちオン状態にある半導体
素子の第３の半導体領域で発生した過剰キャリアを一対
の第４の半導体領域からそれぞれ引き出し、この過剰キ
ャリアをオフ状態にある半導体素子の寄生容量によって
吸収する。この場合、複数の半導体素子で構成された半
導体装置、例えば、LSIでは、同時に電流を流して動作
している半導体素子の割合は極めて小さく、ほとんどの
半導体素子をキャリア吸収素子として利用することがで
きる。また、デジタル回路では、１つのサイクル中動作
する素子が電流を流す時間はサイクル時間の1/10程度と
小さいため、各半導体素子の第３の半導体領域を第４の
半導体領域を介して接続すると、第３の半導体領域がキ
ャリア吸収領域としても機能することになる。
素子の第３の半導体領域で発生した過剰キャリアを一対
の第４の半導体領域からそれぞれ引き出し、この過剰キ
ャリアをオフ状態にある半導体素子の寄生容量によって
吸収する。この場合、複数の半導体素子で構成された半
導体装置、例えば、LSIでは、同時に電流を流して動作
している半導体素子の割合は極めて小さく、ほとんどの
半導体素子をキャリア吸収素子として利用することがで
きる。また、デジタル回路では、１つのサイクル中動作
する素子が電流を流す時間はサイクル時間の1/10程度と
小さいため、各半導体素子の第３の半導体領域を第４の
半導体領域を介して接続すると、第３の半導体領域がキ
ャリア吸収領域としても機能することになる。
以下、図面を用いて本発明を詳細に説明する。
第１図（ａ），（ｂ），（ｃ）は本発明による半導体装
置の一実施例を示す構成図であり、第１図（ａ）は平面
図、第１図（ｂ）は第１図（ａ）のＩ（ｂ）−Ｉ（ｂ）
線における断面図、第１図（ｃ）は第１図（ａ）のＩ
（ｃ）−Ｉ（ｃ）線における断面図である。同図におい
て、表面を光学研摩した石英板１上にたとえばSiからな
るｐ型半導体層２が形成されている。この半導体層２面
は、第１図（ａ）に示すように、MOSFET形成領域3A,3B
および3C、を除く他の領域は選択酸化（LOCOS）によつ
て生成される絶縁膜（第２の絶縁膜）4Aが形成されてい
る。この絶縁膜4Aは該MOSFET形成領域3A,3Bおよび3Cの
それぞれの中心部を接続させる帯状の領域部（第４の半
導体領域）5A,5Bおよび5Cにおいて前記石英板１に至る
ことなく形成され、他の領域部においては絶縁膜（第１
の絶縁膜）４が前記石英板１に至るまで形成されてい
る。そして、前記MOSFET形成領域3A,3Bおよび3Cのそれ
ぞれにはその中心部を除いて分割された２領域にｎ型の
拡散層が形成されてドレイン層（第１の半導体領域）2A
およびソース層（第２の半導体領域）2Bが前記石英板１
に至るまで形成されている。これによつて前記拡散層が
形成されていない中心部の領域にはチャネル形成領域と
してのゲート層（第３の半導体領域）2Cが形成されるこ
とになる。このゲート層2C上にはゲート酸化膜６を介し
てたとえば多結晶Si層からなるゲート電極（第３の電
極）７が形成され、また前記ドレイン層2A上にはドレイ
ン電極２、前記ソース層2B上にはソース電極2Gが形成さ
れている。
置の一実施例を示す構成図であり、第１図（ａ）は平面
図、第１図（ｂ）は第１図（ａ）のＩ（ｂ）−Ｉ（ｂ）
線における断面図、第１図（ｃ）は第１図（ａ）のＩ
（ｃ）−Ｉ（ｃ）線における断面図である。同図におい
て、表面を光学研摩した石英板１上にたとえばSiからな
るｐ型半導体層２が形成されている。この半導体層２面
は、第１図（ａ）に示すように、MOSFET形成領域3A,3B
および3C、を除く他の領域は選択酸化（LOCOS）によつ
て生成される絶縁膜（第２の絶縁膜）4Aが形成されてい
る。この絶縁膜4Aは該MOSFET形成領域3A,3Bおよび3Cの
それぞれの中心部を接続させる帯状の領域部（第４の半
導体領域）5A,5Bおよび5Cにおいて前記石英板１に至る
ことなく形成され、他の領域部においては絶縁膜（第１
の絶縁膜）４が前記石英板１に至るまで形成されてい
る。そして、前記MOSFET形成領域3A,3Bおよび3Cのそれ
ぞれにはその中心部を除いて分割された２領域にｎ型の
拡散層が形成されてドレイン層（第１の半導体領域）2A
およびソース層（第２の半導体領域）2Bが前記石英板１
に至るまで形成されている。これによつて前記拡散層が
形成されていない中心部の領域にはチャネル形成領域と
してのゲート層（第３の半導体領域）2Cが形成されるこ
とになる。このゲート層2C上にはゲート酸化膜６を介し
てたとえば多結晶Si層からなるゲート電極（第３の電
極）７が形成され、また前記ドレイン層2A上にはドレイ
ン電極２、前記ソース層2B上にはソース電極2Gが形成さ
れている。
このようにして構成される半導体装置は、各MOSFETのゲ
ート層2Cが領域部5A、5Bを介して共通に接続され、この
ゲート層を図示していない電極で取出し、この電極に一
定の電位をかけることによつて上述したキンク効果の発
生を防止することができるようになつている。
ート層2Cが領域部5A、5Bを介して共通に接続され、この
ゲート層を図示していない電極で取出し、この電極に一
定の電位をかけることによつて上述したキンク効果の発
生を防止することができるようになつている。
このような構造とすることにより、例えば、第１図中の
真中の半導体素子のゲート層（チャネル形成領域）2Cで
発生した過剰キャリアは、領域部5A、5B、さらには領域
部5Cを介して他の半導体素子の寄生容量（ゲート容量、
接合容量、対地容量、対配線容量等）を有する領域に吸
収される。このため、電位固定手段は単に各半導体素子
に基準電位を与える機能を有すればよいことになり、半
導体素子を電位固定手段に接続するにも、半導体素子群
のうち単一の半導体素子の領域部を電位固定手段に接続
し、電位固定手段に直接接続されない領域部を２個所以
上とすることができる。即ち、配線の抵抗成分を考慮し
たり、各半導体素子をそれぞれ電位固定手段に接続した
りする必要がなく、また、各半導体素子を領域部を介し
て互いに接続することができ、電位固定手段が離れてい
ても、キンク効果を十分に抑制することができるととも
に、集積度が高く、且つ製造が容易な半導体装置を実現
できる。
真中の半導体素子のゲート層（チャネル形成領域）2Cで
発生した過剰キャリアは、領域部5A、5B、さらには領域
部5Cを介して他の半導体素子の寄生容量（ゲート容量、
接合容量、対地容量、対配線容量等）を有する領域に吸
収される。このため、電位固定手段は単に各半導体素子
に基準電位を与える機能を有すればよいことになり、半
導体素子を電位固定手段に接続するにも、半導体素子群
のうち単一の半導体素子の領域部を電位固定手段に接続
し、電位固定手段に直接接続されない領域部を２個所以
上とすることができる。即ち、配線の抵抗成分を考慮し
たり、各半導体素子をそれぞれ電位固定手段に接続した
りする必要がなく、また、各半導体素子を領域部を介し
て互いに接続することができ、電位固定手段が離れてい
ても、キンク効果を十分に抑制することができるととも
に、集積度が高く、且つ製造が容易な半導体装置を実現
できる。
さらに、本実施例では、ゲート層2C内の過剰キャリアが
領域部5A側と領域部5B側とに分かれて引き出されるよう
になっている。このとき、一方の領域部へ引き出される
過剰キャリアの拡散速度は、ゲート層2C内の過剰キャリ
アを一方の領域部5Aまたは5Bのみから引きだすときの２
倍となる。即ち、過剰キャリアの拡散速度は、過剰キャ
リアの密度分布の傾き（ゲート層2Cの幅と過剰キャリア
密度との比）に比例するので、過剰キャリアを２方向か
ら引き出すと、過剰キャリア密度に対するゲート層2C
（チャネル形成領域）の幅が1/2になったことに相当
し、過剰キャリアの密度分布の傾きが２倍となる。この
ため、本実施例によれば、ゲート層2C内の過剰キャリア
を一方の領域部5Aまたは5Bのみから引き出すときより
も、過剰キャリア全体の拡散速度が４倍となり、キンク
効果抑制の効果を４倍に高めることができる。
領域部5A側と領域部5B側とに分かれて引き出されるよう
になっている。このとき、一方の領域部へ引き出される
過剰キャリアの拡散速度は、ゲート層2C内の過剰キャリ
アを一方の領域部5Aまたは5Bのみから引きだすときの２
倍となる。即ち、過剰キャリアの拡散速度は、過剰キャ
リアの密度分布の傾き（ゲート層2Cの幅と過剰キャリア
密度との比）に比例するので、過剰キャリアを２方向か
ら引き出すと、過剰キャリア密度に対するゲート層2C
（チャネル形成領域）の幅が1/2になったことに相当
し、過剰キャリアの密度分布の傾きが２倍となる。この
ため、本実施例によれば、ゲート層2C内の過剰キャリア
を一方の領域部5Aまたは5Bのみから引き出すときより
も、過剰キャリア全体の拡散速度が４倍となり、キンク
効果抑制の効果を４倍に高めることができる。
また、各MOSFETのゲート層2CはMOSFET形成領域外にて前
記ゲート層2Cと一体の帯状の領域部5A、5Bによつて互い
に接続されているためドレイン層2Aおよびソース層2Bは
それぞれ石英板１に至るまで形成することができるよう
になる。したがつて、ドレイン層2Aおよびソース層2Bを
拡散工程で形成する場合、前記石英板１が拡散のストツ
パ機能を有することになつて拡散制御を必要としなくな
るものとなる。
記ゲート層2Cと一体の帯状の領域部5A、5Bによつて互い
に接続されているためドレイン層2Aおよびソース層2Bは
それぞれ石英板１に至るまで形成することができるよう
になる。したがつて、ドレイン層2Aおよびソース層2Bを
拡散工程で形成する場合、前記石英板１が拡散のストツ
パ機能を有することになつて拡散制御を必要としなくな
るものとなる。
また、ドレイン層2Aおよびソース層2Bの各拡散深さは同
じことから、それぞれ独立に形成することなく同時に形
成することが可能となり、製造工数の低減化を図ること
ができる。
じことから、それぞれ独立に形成することなく同時に形
成することが可能となり、製造工数の低減化を図ること
ができる。
次のこのように構成される半導体装置の製造方法につい
て第２図（ａ）〜（ｅ）および第２図（Ａ）〜（Ｅ）を
用いて説明する。ここで、第２図（ａ）〜（ｅ）は第１
図（ａ）のＩ（ｂ）−Ｉ（ｂ）線から観た図、第２図
（Ａ）〜（Ｅ）は第１図（ａ）のＩ（ｃ）−Ｉ（ｃ）線
から観た図である。
て第２図（ａ）〜（ｅ）および第２図（Ａ）〜（Ｅ）を
用いて説明する。ここで、第２図（ａ）〜（ｅ）は第１
図（ａ）のＩ（ｂ）−Ｉ（ｂ）線から観た図、第２図
（Ａ）〜（Ｅ）は第１図（ａ）のＩ（ｃ）−Ｉ（ｃ）線
から観た図である。
まず、表面を光学研摩した石英板１上に厚さ0.5μｍ多
結晶Si12をLPCVD（Low Pressore Chemical Vapore Depo
sition）方法により形成する（第２図（ａ），
（Ａ））。この多結晶Si12をホトエツチングの技術によ
り島を細い領域で連結した形状（第１図（ａ）の符号5A
で示す部分）を残し、他の領域の多結晶Si12の厚さを0.
25μｍにする（第２図（ｂ），（Ｂ））。その後、島の
領域（素子を形成する領域）を残し他の領域に酸化膜13
を形成する。この工程において酸化時間は多結晶Si12を
0.25μｍ酸化する時間にすると、連結部は0.25μmSiが
残り他の部分はSiO2となり、さらに、島および連結部以
下の領域は全てSiO2となる（第２図（ｃ），（Ｃ））。
次に、表面にSiO2膜を1.2μmCVDにより形成し、後述す
る、RFZMR法により多結晶Siを溶融再結晶化させる。こ
の工程により多結晶Siを単結晶にすることができる。次
に島領域のSi表面を酸化し、500Åのゲート酸化膜を形
成する。この酸化膜上に多結晶Siを形成し、ホトエツチ
ング技術によりゲート領域を形成する（第２図（ｄ），
（Ｄ））。次にこのように加工したウエハにAsを120BeV
の印加電圧で加速し、イオン打ち込をし、さらに熱アニ
ールすることによりn+のソース，ドレイン領域を形成す
る（第２図（ｅ），（Ｅ））。次に表面をCVD技術によ
りPSG（リンガラス）膜で覆い、ホトエツチング技術に
より第１図に示したようにコンタクト領域を形成する。
この工程でゲートアレイは形成されるが、目的とする回
路を形成するにはAl配線を形成すればよい。この時連結
領域がたとえばアース電位になるように接続する。
結晶Si12をLPCVD（Low Pressore Chemical Vapore Depo
sition）方法により形成する（第２図（ａ），
（Ａ））。この多結晶Si12をホトエツチングの技術によ
り島を細い領域で連結した形状（第１図（ａ）の符号5A
で示す部分）を残し、他の領域の多結晶Si12の厚さを0.
25μｍにする（第２図（ｂ），（Ｂ））。その後、島の
領域（素子を形成する領域）を残し他の領域に酸化膜13
を形成する。この工程において酸化時間は多結晶Si12を
0.25μｍ酸化する時間にすると、連結部は0.25μmSiが
残り他の部分はSiO2となり、さらに、島および連結部以
下の領域は全てSiO2となる（第２図（ｃ），（Ｃ））。
次に、表面にSiO2膜を1.2μmCVDにより形成し、後述す
る、RFZMR法により多結晶Siを溶融再結晶化させる。こ
の工程により多結晶Siを単結晶にすることができる。次
に島領域のSi表面を酸化し、500Åのゲート酸化膜を形
成する。この酸化膜上に多結晶Siを形成し、ホトエツチ
ング技術によりゲート領域を形成する（第２図（ｄ），
（Ｄ））。次にこのように加工したウエハにAsを120BeV
の印加電圧で加速し、イオン打ち込をし、さらに熱アニ
ールすることによりn+のソース，ドレイン領域を形成す
る（第２図（ｅ），（Ｅ））。次に表面をCVD技術によ
りPSG（リンガラス）膜で覆い、ホトエツチング技術に
より第１図に示したようにコンタクト領域を形成する。
この工程でゲートアレイは形成されるが、目的とする回
路を形成するにはAl配線を形成すればよい。この時連結
領域がたとえばアース電位になるように接続する。
本実施例では、単体MOSFET、および基本回路を形成し、
その特性を調べた。その結果、キング効果は観察され
ず、また、正常な基本回路特性を得ることが出来た。
その特性を調べた。その結果、キング効果は観察され
ず、また、正常な基本回路特性を得ることが出来た。
この実施例ではｎチヤネルMOSEFTを形成したが、再成長
直後、あるいはそれ以前にSi層をｎ形とし、さらには、
ソース・ドレイン領域をｐ形不純物を添加することによ
りｐチヤネルMOSFETを形成することができる。
直後、あるいはそれ以前にSi層をｎ形とし、さらには、
ソース・ドレイン領域をｐ形不純物を添加することによ
りｐチヤネルMOSFETを形成することができる。
ここで、上述したPF−ZMR法すなわち狭帯域溶融再成長
法について説明する。
法について説明する。
第３図（ａ）において、石英管16があり、この石英管16
の周囲にはワークコイル17が配置されている。前記石英
管16は所望の際にN2ガスが流入されるようになつている
とともに、その内部にカーボンサセプタ18が配置され、
このカーボンサセプタ18は石英管16の外部に延圧した石
英製支持台19に支持されている。また、前記カーボンサ
セプタ18上にはウエーハ（表面処理された前記石英基板
１）20が配置され、このウエーハ20はモータ駆動によつ
て移動する石英製押棒21によつて、石英管16の軸方向に
移動するようになつている。第３図（ｂ）に示すように
前記カーボンサセプタ18の上面は石英管16の軸方向に直
交する帯域をあけてその両側には２つの加熱バツフア板
22が配置され、前記ウエーハ20は前記加熱パツフア板22
上を移動するようにしているため、前記ウエーハ20はそ
の移動方向と直交する方向において前記帯域上に対向す
る領域に溶融領域Ａが形成されることになる。前記溶融
領域は、第３図（ｂ）の下方に示すように、位置（石英
管６の軸方向位置）に対する温度との関係図から明らか
なように1412℃以上となつている。この結果、Siの融点
である1412℃以上の溶融領域Ａは、図示のように、前記
polySi層領域３の延在方向と直交した帯状の領域として
図中α方向へ移動するようになる。これによりpoly Si
層12の再成長は前記溶融領域Ａの移動方向に沿つてなさ
れることになる。なお、再成長の条件としてたとえば前
記溶融領域Ａの温度は1450℃、幅は1mm、移動速度は0.5
mm/sとした。
の周囲にはワークコイル17が配置されている。前記石英
管16は所望の際にN2ガスが流入されるようになつている
とともに、その内部にカーボンサセプタ18が配置され、
このカーボンサセプタ18は石英管16の外部に延圧した石
英製支持台19に支持されている。また、前記カーボンサ
セプタ18上にはウエーハ（表面処理された前記石英基板
１）20が配置され、このウエーハ20はモータ駆動によつ
て移動する石英製押棒21によつて、石英管16の軸方向に
移動するようになつている。第３図（ｂ）に示すように
前記カーボンサセプタ18の上面は石英管16の軸方向に直
交する帯域をあけてその両側には２つの加熱バツフア板
22が配置され、前記ウエーハ20は前記加熱パツフア板22
上を移動するようにしているため、前記ウエーハ20はそ
の移動方向と直交する方向において前記帯域上に対向す
る領域に溶融領域Ａが形成されることになる。前記溶融
領域は、第３図（ｂ）の下方に示すように、位置（石英
管６の軸方向位置）に対する温度との関係図から明らか
なように1412℃以上となつている。この結果、Siの融点
である1412℃以上の溶融領域Ａは、図示のように、前記
polySi層領域３の延在方向と直交した帯状の領域として
図中α方向へ移動するようになる。これによりpoly Si
層12の再成長は前記溶融領域Ａの移動方向に沿つてなさ
れることになる。なお、再成長の条件としてたとえば前
記溶融領域Ａの温度は1450℃、幅は1mm、移動速度は0.5
mm/sとした。
なお、本実施例では再結晶化を、PF−ZMR法により行つ
たが、レーザや電子線を使用してもよく、また、ハロゲ
ンランプ等を使用してもよいことはいうまでもない。さ
らには、カーボンの線状ヒータ等を使用してもよく、こ
のような溶融再結晶化はいかなる熱源を使用してもよい
ことはもちろんである。
たが、レーザや電子線を使用してもよく、また、ハロゲ
ンランプ等を使用してもよいことはいうまでもない。さ
らには、カーボンの線状ヒータ等を使用してもよく、こ
のような溶融再結晶化はいかなる熱源を使用してもよい
ことはもちろんである。
本実施例では石英上のSiを例にしたが、単結晶Si板表面
に形成したSiO2膜上に形成するSiの場合にも適用できる
ことはもちろんである。この場合断面構造が第１図に示
す石英板の表面をSiO2膜で覆つた単結晶Si板におき換え
ただけでもよく、さらには第４図に示す断面構造であつ
てもよい。
に形成したSiO2膜上に形成するSiの場合にも適用できる
ことはもちろんである。この場合断面構造が第１図に示
す石英板の表面をSiO2膜で覆つた単結晶Si板におき換え
ただけでもよく、さらには第４図に示す断面構造であつ
てもよい。
また、半導体材料もSiばかりでなく、GaAs,GaP,InP,InA
s等のIII−Ｖ族間化合物半導体、また、III−Ｖ族間化
合物半導体の混晶等にも適用可能であり、さらにはII−
VI族間化合物半導体にも適用可能であることはもちろん
である。
s等のIII−Ｖ族間化合物半導体、また、III−Ｖ族間化
合物半導体の混晶等にも適用可能であり、さらにはII−
VI族間化合物半導体にも適用可能であることはもちろん
である。
以上説明したように、本発明によれば、複数の半導体素
子を備え、各半導体素子の第３の半導体領域の両側に第
４の半導体領域を設け、各半導体素子の第３の半導体領
域を第４の半導体領域を介して互いに接続し、第４の半
導体領域群のうち一つの第４の半導体領域を電位固定手
段に接続し、電位固定手段に接続された第４の半導体領
域以外に２以上の第４の半導体領域が存在するように
し、半導体素子の第３の半導体領域内の過剰キャリアを
２方向に分けて引き出すようにしたため、第３の半導体
領域内の過剰キャリアを１方向に引き出すときよりもキ
ンク効果抑制の効果を高めることができるとともに、集
積度が高く、且つ製造が容易な半導体装置を実現するこ
とができる。
子を備え、各半導体素子の第３の半導体領域の両側に第
４の半導体領域を設け、各半導体素子の第３の半導体領
域を第４の半導体領域を介して互いに接続し、第４の半
導体領域群のうち一つの第４の半導体領域を電位固定手
段に接続し、電位固定手段に接続された第４の半導体領
域以外に２以上の第４の半導体領域が存在するように
し、半導体素子の第３の半導体領域内の過剰キャリアを
２方向に分けて引き出すようにしたため、第３の半導体
領域内の過剰キャリアを１方向に引き出すときよりもキ
ンク効果抑制の効果を高めることができるとともに、集
積度が高く、且つ製造が容易な半導体装置を実現するこ
とができる。
第１図（ａ），（ｂ），（ｃ）は本発明による半導体装
置の一実施例を示す構成図であり、第１図（ａ）は平面
図、第１図（ｂ）は第１図（ａ）のＩ（ｂ）−Ｉ（ｂ）
線における断面図、第１図（ｃ）は第１図（ａ）のＩ
（ｃ）−Ｉ（ｃ）線における断面図、第２図（ａ）〜
（ｅ）および（Ａ）〜（Ｅ）は本発明による半導体装置
の製造方法の一実施例を示す工程図、第３図は本発明に
よる半導体装置の製造方法にあつて使用される狭帯域溶
融再成長法を示す説明図、第４図は本発明による半導体
装置の他の実施例を示す構成図、第５図はキンク効果の
発生を示すグラフ、第６図は従来の半導体装置の一例を
示す構成図である。 １……石英板、２……半導体層、2A……ドレイン層、2B
……ソース層、2C……ゲート層、3A,3B,3C……MOSFET形
成領域、４……酸化膜、６……ゲート酸化膜、７……ゲ
ート電極。
置の一実施例を示す構成図であり、第１図（ａ）は平面
図、第１図（ｂ）は第１図（ａ）のＩ（ｂ）−Ｉ（ｂ）
線における断面図、第１図（ｃ）は第１図（ａ）のＩ
（ｃ）−Ｉ（ｃ）線における断面図、第２図（ａ）〜
（ｅ）および（Ａ）〜（Ｅ）は本発明による半導体装置
の製造方法の一実施例を示す工程図、第３図は本発明に
よる半導体装置の製造方法にあつて使用される狭帯域溶
融再成長法を示す説明図、第４図は本発明による半導体
装置の他の実施例を示す構成図、第５図はキンク効果の
発生を示すグラフ、第６図は従来の半導体装置の一例を
示す構成図である。 １……石英板、２……半導体層、2A……ドレイン層、2B
……ソース層、2C……ゲート層、3A,3B,3C……MOSFET形
成領域、４……酸化膜、６……ゲート酸化膜、７……ゲ
ート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細川 義和 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭58−124243（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁物から成る基板上に互いに離れて略同
じ厚さに形成された第１の導電型の第１及び第２の半導
体領域と、 基板上に第１及び第２の半導体領域と略同じ厚さで第１
の半導体領域と第２の半導体領域との間に位置し両領域
に接して形成された第２の導電型の第３の半導体領域
と、 基板上で第１の半導体領域と第２の半導体領域とを結ぶ
直線の両側において第３の半導体領域に接し、それぞれ
前記直線から遠ざかるように延びて形成された第２の導
電型の２個の第４の半導体領域と、 基板上で第１、第２、第３、及び第４の半導体領域側方
を包囲するように形成された第１の絶縁体と、 第４の半導体領域上でこの領域を覆うように形成された
第２の絶縁体と、 第１の半導体領域表面に形成された第１の電極と、 第２の半導体領域表面に形成された第２の電極と、 第３の半導体領域表面に絶縁膜を介して形成された第３
の電極と、を有する半導体素子を少なくとも２個以上備
えて構成されており、各半導体素子が第４の半導体領域
を介して接続され、第４の半導体領域群のうち一つの第
４の半導体領域が電位固定手段に接続され、電位固定手
段に接続された第４の半導体領域以外に２個以上の第４
の半導体領域が存在している半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156355A JPH06105784B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156355A JPH06105784B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134978A JPS6134978A (ja) | 1986-02-19 |
| JPH06105784B2 true JPH06105784B2 (ja) | 1994-12-21 |
Family
ID=15625939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59156355A Expired - Lifetime JPH06105784B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105784B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| JP2629313B2 (ja) * | 1988-10-25 | 1997-07-09 | 日本電気株式会社 | 半導体集積回路及びその製造方法 |
| JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH07199150A (ja) * | 1993-12-28 | 1995-08-04 | Canon Inc | 液晶表示装置 |
| JP3441330B2 (ja) | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2004119884A (ja) | 2002-09-27 | 2004-04-15 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124243A (ja) * | 1982-01-21 | 1983-07-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-07-26 JP JP59156355A patent/JPH06105784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134978A (ja) | 1986-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |