JPH02194561A - 薄膜半導体装置とその製造方法 - Google Patents
薄膜半導体装置とその製造方法Info
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- JPH02194561A JPH02194561A JP1013094A JP1309489A JPH02194561A JP H02194561 A JPH02194561 A JP H02194561A JP 1013094 A JP1013094 A JP 1013094A JP 1309489 A JP1309489 A JP 1309489A JP H02194561 A JPH02194561 A JP H02194561A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は、半導体薄膜を用いて実現できる高性能な薄膜
半導体装置とその製造方法に関する。
半導体装置とその製造方法に関する。
（２）従来の技術とその問題点
薄膜半導体装置は、近年、特に三次元集積回路の構成要
素あるいは平面デイスプレィ用スイッチング素子として
注目され、盛んに研究が行われており、例えばり、Ｓ、
Ｍａｌｈｉ等による論文が、ＩＥＥＥ Ｔｒａｎｓ、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３２（１９
８５） ｐｐ２５８〜２８１に報告されている。このよ
うな用途に使用される半導体薄膜としては、アモルファ
ス状態、多結晶状態や単結晶状態のものまである。
素あるいは平面デイスプレィ用スイッチング素子として
注目され、盛んに研究が行われており、例えばり、Ｓ、
Ｍａｌｈｉ等による論文が、ＩＥＥＥ Ｔｒａｎｓ、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３２（１９
８５） ｐｐ２５８〜２８１に報告されている。このよ
うな用途に使用される半導体薄膜としては、アモルファ
ス状態、多結晶状態や単結晶状態のものまである。
しかし、アモルファス状態の薄膜を用いた半導体装置で
は、性能が他の２昔に比べて劣る問題がある。高性能な
薄膜半導体装置としては、現在、多結晶状態もしくは単
結晶状態の半導体薄膜を用いるものが最も広く研究され
ている。これらの薄膜半導体装置は、キャリアとして電
子を用いるｎチャネル型薄膜トランジスタ、もしくは、
ホールを用いるｐチャネル望薄）漠トランジスタのいず
れかを使用している。このような薄膜半導体装置では、
動作時の消費電力が大きく、その用途は、著しく制限さ
れている。従って、この消費電力を低減するために、ｎ
チャネル型薄膜トランジスタとｎチャネル型薄膜トラン
ジスタとを、同一基板上に形成し、これらの薄膜トラン
ジスタを連結した構造の相補型薄膜半導体装置が試みら
れている。
は、性能が他の２昔に比べて劣る問題がある。高性能な
薄膜半導体装置としては、現在、多結晶状態もしくは単
結晶状態の半導体薄膜を用いるものが最も広く研究され
ている。これらの薄膜半導体装置は、キャリアとして電
子を用いるｎチャネル型薄膜トランジスタ、もしくは、
ホールを用いるｐチャネル望薄）漠トランジスタのいず
れかを使用している。このような薄膜半導体装置では、
動作時の消費電力が大きく、その用途は、著しく制限さ
れている。従って、この消費電力を低減するために、ｎ
チャネル型薄膜トランジスタとｎチャネル型薄膜トラン
ジスタとを、同一基板上に形成し、これらの薄膜トラン
ジスタを連結した構造の相補型薄膜半導体装置が試みら
れている。
この種の相補型薄膜半導体装置は、従来、第１図に示す
工程によって製造されている。シリコンのような半導体
もしくは絶縁材から成る基板１１」二に、多結晶状態、
もしくは単結晶状態の半導体薄膜のパタン１２．１２’
を所望の位置に形成し７、ゲート絶縁膜１３．１３’
を形成した〔第１図（ａ）〕後、これを介して、ゲート
電極１４．１４’ が形成される〔第１図イ）］。その
後、半導体薄膜のパタン１２とゲート電極１１とを露出
し、一方、半導体薄膜のパターン１２′ とゲート電
極１４゛ とを１．レジスト１５等で覆い、この状態
でｎ型の導電性を示す燐やひ素をイオン注入し、ソース
／ドレイン電極１６を形成する〔第１１（ｃ））。次に
、イオン注入を施した半導体薄膜のパタン１２を、レジ
スト１７等で覆った状態で、半導体薄膜のパタン１２′
に、ｎ型の導電性を示すボロンをイオン注入し、ソース
／ドレイン電極１６゛ を形成する［第１図（ｄ）］。
工程によって製造されている。シリコンのような半導体
もしくは絶縁材から成る基板１１」二に、多結晶状態、
もしくは単結晶状態の半導体薄膜のパタン１２．１２’
を所望の位置に形成し７、ゲート絶縁膜１３．１３’
を形成した〔第１図（ａ）〕後、これを介して、ゲート
電極１４．１４’ が形成される〔第１図イ）］。その
後、半導体薄膜のパタン１２とゲート電極１１とを露出
し、一方、半導体薄膜のパターン１２′ とゲート電
極１４゛ とを１．レジスト１５等で覆い、この状態
でｎ型の導電性を示す燐やひ素をイオン注入し、ソース
／ドレイン電極１６を形成する〔第１１（ｃ））。次に
、イオン注入を施した半導体薄膜のパタン１２を、レジ
スト１７等で覆った状態で、半導体薄膜のパタン１２′
に、ｎ型の導電性を示すボロンをイオン注入し、ソース
／ドレイン電極１６゛ を形成する［第１図（ｄ）］。
その後、層間絶縁膜１８の形成とスルーホール開口を行
う〔第１図（ｅ）〕。次に配線１９の形成により、ｎチ
ャネル型薄膜トランジスタ、ならびにｎチャネル型薄膜
トランジスタのドレイン電極相互を、結線することによ
り相補型薄膜半導体装置の製造を終わる〔第１図（ｆ）
〕。
う〔第１図（ｅ）〕。次に配線１９の形成により、ｎチ
ャネル型薄膜トランジスタ、ならびにｎチャネル型薄膜
トランジスタのドレイン電極相互を、結線することによ
り相補型薄膜半導体装置の製造を終わる〔第１図（ｆ）
〕。
以−Ｌのような構造を有する薄膜半導体装置におけるゲ
ート電極１４．１４’ に、制御電圧を印加すると、ゲ
ート絶縁膜１３．１３’ と半導体薄膜１２．１２との
界面近傍に、電子もしくはホールから成るキャリアが誘
起され、チャネルが形成される。この状態で、ソース電
極／ドレイン電極１６．１６’ との間に電圧を加え
ることにより、両電極間を上記チャネルに沿って電流が
流れ、相補型薄膜半導体装；ｌとして動作する。
ート電極１４．１４’ に、制御電圧を印加すると、ゲ
ート絶縁膜１３．１３’ と半導体薄膜１２．１２との
界面近傍に、電子もしくはホールから成るキャリアが誘
起され、チャネルが形成される。この状態で、ソース電
極／ドレイン電極１６．１６’ との間に電圧を加え
ることにより、両電極間を上記チャネルに沿って電流が
流れ、相補型薄膜半導体装；ｌとして動作する。
しかし、第１図に示した従来の半導体装置には、その構
造に起因する特性上の欠点がある。すなわち、チャネル
が、数−から数十−と長いため、充分に大きなドレイン
電流を得ることが困難である。
造に起因する特性上の欠点がある。すなわち、チャネル
が、数−から数十−と長いため、充分に大きなドレイン
電流を得ることが困難である。
この問題を解決するために、チャネル長をさらに短くす
る方法がとられている。しかし、この方法では、加工技
術の限界値よりもチャネル長を短くできず、性能向上に
も限界がある。さらに、チャネル長を短くすると、相対
的に、加工のばらつき、すなわち、半導体装置の性能の
ばらつきが大きくなり、装置の製造歩留まりが低下する
欠点が生じてくる。
る方法がとられている。しかし、この方法では、加工技
術の限界値よりもチャネル長を短くできず、性能向上に
も限界がある。さらに、チャネル長を短くすると、相対
的に、加工のばらつき、すなわち、半導体装置の性能の
ばらつきが大きくなり、装置の製造歩留まりが低下する
欠点が生じてくる。
さらに、第１Ｖに示した相補型薄膜半導体装置における
半導体薄膜としては、多結晶状態、もしくは単結晶状態
のものが広く用いられている。多結晶半導体薄膜を有す
る薄膜半導体装置では、単結晶状態のものに比べて、著
しく劣った特性しか得られないのが現状である。その理
由は、結晶粒同士の境（通常、結晶粒界と称されている
）が、ソース電極とドレイン電極との間でのキャリアの
流れの妨げとなり、キャリアの移動度が低下するからで
ある。
半導体薄膜としては、多結晶状態、もしくは単結晶状態
のものが広く用いられている。多結晶半導体薄膜を有す
る薄膜半導体装置では、単結晶状態のものに比べて、著
しく劣った特性しか得られないのが現状である。その理
由は、結晶粒同士の境（通常、結晶粒界と称されている
）が、ソース電極とドレイン電極との間でのキャリアの
流れの妨げとなり、キャリアの移動度が低下するからで
ある。
この半導体薄膜からなる半導体装置の欠点を除去する目
的で、キャリアの流れの妨げとなっている結晶粒界の、
チャネル内での本数を減らすか、もしくは、無くする方
法が提案されている。前者のチャネル内での結晶粒界を
減らず方法は、長時間の熱処理を施すことにより、結晶
粒を巨大化するものである。この方法は、数十時間とい
う極めて長い熱処理を必要とする欠点がある。さらに、
この方法による装置の性能も１分でない。
的で、キャリアの流れの妨げとなっている結晶粒界の、
チャネル内での本数を減らすか、もしくは、無くする方
法が提案されている。前者のチャネル内での結晶粒界を
減らず方法は、長時間の熱処理を施すことにより、結晶
粒を巨大化するものである。この方法は、数十時間とい
う極めて長い熱処理を必要とする欠点がある。さらに、
この方法による装置の性能も１分でない。
一方、チャネル内から結晶粒界を無くし、半導体装置の
性能を向上するために、多結晶状もしくはアモルファス
上の半導体薄膜にレーザ光もしくは電子ビームを照射し
て、−度溶融し、単結晶状態にする方法も広く用いられ
ている。しかし、この方法は、半導体装置の性能は優れ
ているが、半導体薄膜が溶融するために、基板として、
安価なガラス等の耐熱性に劣る基板を使用することは困
難である。
性能を向上するために、多結晶状もしくはアモルファス
上の半導体薄膜にレーザ光もしくは電子ビームを照射し
て、−度溶融し、単結晶状態にする方法も広く用いられ
ている。しかし、この方法は、半導体装置の性能は優れ
ているが、半導体薄膜が溶融するために、基板として、
安価なガラス等の耐熱性に劣る基板を使用することは困
難である。
以上に述べたように、従来の薄膜半導体装置では、優れ
た性能が得られなかったり、安価な基板が使用できない
欠点、さらに、製造歩留まりが低下する欠点がある。
た性能が得られなかったり、安価な基板が使用できない
欠点、さらに、製造歩留まりが低下する欠点がある。
（３）発明の目的
本発明の目的は、従来からの相補型薄膜半導体装置にお
ける前記の問題点を解決し、高性能な装置を、安価な基
板上にも形成できるようにした薄膜半導体装置とその製
造方法を堤供することである。
ける前記の問題点を解決し、高性能な装置を、安価な基
板上にも形成できるようにした薄膜半導体装置とその製
造方法を堤供することである。
（４）発明の構成
本発明の薄膜半導体装置のチャネルは、半導体薄膜のパ
タンの側壁部に形成されており、半導体薄膜の面上に形
成されている従来のものとは異なり、著しく優れた性能
が得られる。以下、実施例を用いて、本発明の薄膜形半
導体装置とその製造方法を詳細に述べる。
タンの側壁部に形成されており、半導体薄膜の面上に形
成されている従来のものとは異なり、著しく優れた性能
が得られる。以下、実施例を用いて、本発明の薄膜形半
導体装置とその製造方法を詳細に述べる。
第２図は、本発明の詳細な説明するための断面図である
。シリコンのような半導体もしくは絶縁材から成る基板
２１上に、第一の導電層２２を形成し、その後、順次、
第一の半導体薄膜２３．第二の導電層２４．第二の半導
体薄膜２５．第三の導電層２６を形成する［第２図（ａ
）〕。その後、第一の導電層２２をはじめ、第一の半導
体薄膜２３．第二の導電層２４、第二の半導体薄膜２５
．第三の導電層２６をエツチング加工し、ゲート絶縁膜
２７を堆積する〔第２図（ｂ）〕。これら、加工を施し
た半導体薄膜２３．２５のパタンの側壁部を覆って、ゲ
ート電楔２８を形成する。次に、第一の導電層２２の一
部、ならびに第二の導電層２４の一部が露出した状態に
なるように、第一の半導体薄膜２３．第二の導電層２４
．第二の半導体薄膜２５．第三の導電層２６およびゲー
ト絶縁膜２７をエツチング加工する〔第２図（Ｃ）〕。
。シリコンのような半導体もしくは絶縁材から成る基板
２１上に、第一の導電層２２を形成し、その後、順次、
第一の半導体薄膜２３．第二の導電層２４．第二の半導
体薄膜２５．第三の導電層２６を形成する［第２図（ａ
）〕。その後、第一の導電層２２をはじめ、第一の半導
体薄膜２３．第二の導電層２４、第二の半導体薄膜２５
．第三の導電層２６をエツチング加工し、ゲート絶縁膜
２７を堆積する〔第２図（ｂ）〕。これら、加工を施し
た半導体薄膜２３．２５のパタンの側壁部を覆って、ゲ
ート電楔２８を形成する。次に、第一の導電層２２の一
部、ならびに第二の導電層２４の一部が露出した状態に
なるように、第一の半導体薄膜２３．第二の導電層２４
．第二の半導体薄膜２５．第三の導電層２６およびゲー
ト絶縁膜２７をエツチング加工する〔第２図（Ｃ）〕。
その後、片間絶縁膜２９の堆積とスルーホール開口を行
い〔第２図（ｄ））、配線３０を形成して、半導体装置
の製造を終わる（第２図（ｅ））。
い〔第２図（ｄ））、配線３０を形成して、半導体装置
の製造を終わる（第２図（ｅ））。
以上のようにして製造した相補型薄膜半導体装置におけ
る薄膜トランジスタのチャネルは、第一の半導体薄膜２
３、ならびに第二の半導体薄膜２５のパタンの側壁部に
形成されている。従って、ゲート電極２８に、制御電圧
を印加すると、第一の半導体薄膜２３、ならびに、第二
の半導体薄膜２５のパタンの側壁部にキャリアが誘起さ
れ、チャネルが形成される。この状態で、第一の導電層
２２、ならびに、第三の導電層２６との間に電圧を印加
すると、相補型薄膜半導体装置として動作し、第二の導
電層２４に所定の出力が現れる。
る薄膜トランジスタのチャネルは、第一の半導体薄膜２
３、ならびに第二の半導体薄膜２５のパタンの側壁部に
形成されている。従って、ゲート電極２８に、制御電圧
を印加すると、第一の半導体薄膜２３、ならびに、第二
の半導体薄膜２５のパタンの側壁部にキャリアが誘起さ
れ、チャネルが形成される。この状態で、第一の導電層
２２、ならびに、第三の導電層２６との間に電圧を印加
すると、相補型薄膜半導体装置として動作し、第二の導
電層２４に所定の出力が現れる。
第２図に示した第一・の半導体薄膜２３、ならびに第二
の半導体薄膜２５は、気相成長法や真空蒸着法により、
単結晶、もしくは多結晶のものを堆積するか、あるいは
上記の方法やスパッタリング法によってアモルファス状
態の薄膜を堆積し、この薄膜にレーザ光や電子ビームを
照射したり、炉中でのアニール処理により、単結晶、も
しくは多結晶状態に変えて製作される。このような構造
になっているため、以下に述べる理由から、たとえ半導
体薄膜が多結晶状態であっても、第１図に示した従来の
半導体装置に比べて、その性能を著しく向、トすること
ができる。
の半導体薄膜２５は、気相成長法や真空蒸着法により、
単結晶、もしくは多結晶のものを堆積するか、あるいは
上記の方法やスパッタリング法によってアモルファス状
態の薄膜を堆積し、この薄膜にレーザ光や電子ビームを
照射したり、炉中でのアニール処理により、単結晶、も
しくは多結晶状態に変えて製作される。このような構造
になっているため、以下に述べる理由から、たとえ半導
体薄膜が多結晶状態であっても、第１図に示した従来の
半導体装置に比べて、その性能を著しく向、トすること
ができる。
この理由は、本発明の装置では、チャネル長は、専ら、
半導体薄膜の膜厚によって決まり、加工精度に特に留意
することなく、従来の半導体装置のチャネル長が数ハか
ら数１１００ｊ７であるの対して、半導体薄膜の厚さに
等しい０．０５−から５！Ｊｍの範囲にまで小さくでき
るために、大きなドレイン電流値が得られるからである
。
半導体薄膜の膜厚によって決まり、加工精度に特に留意
することなく、従来の半導体装置のチャネル長が数ハか
ら数１１００ｊ７であるの対して、半導体薄膜の厚さに
等しい０．０５−から５！Ｊｍの範囲にまで小さくでき
るために、大きなドレイン電流値が得られるからである
。
さらに、本発明に用いられる第一、第二の半導体薄膜が
単結晶でなく、たとえ多結晶であっても、この多結晶半
導体薄膜における結晶粒の特性を制御することにより、
本発明半導体装置の性能をさらに向上することができる
。即ち、スパッタリング法によって、アモルファス状の
シリコンもしくはゲルマニウムあるいはこれらを混合し
た半導体薄膜を堆積した後、レーザ光もしくは電子ビー
ムを照射して多結晶化すると、基板面に垂直な柱状の結
晶粒から成る半導体薄膜となる。この半導体薄膜の結晶
粒界は、基板面に垂直で、チャネルの方向とほぼ平行に
なり、キャリアの輸送の妨げとはならない。このため、
半導体装置の性能をさらに向上することができるからで
ある。
単結晶でなく、たとえ多結晶であっても、この多結晶半
導体薄膜における結晶粒の特性を制御することにより、
本発明半導体装置の性能をさらに向上することができる
。即ち、スパッタリング法によって、アモルファス状の
シリコンもしくはゲルマニウムあるいはこれらを混合し
た半導体薄膜を堆積した後、レーザ光もしくは電子ビー
ムを照射して多結晶化すると、基板面に垂直な柱状の結
晶粒から成る半導体薄膜となる。この半導体薄膜の結晶
粒界は、基板面に垂直で、チャネルの方向とほぼ平行に
なり、キャリアの輸送の妨げとはならない。このため、
半導体装置の性能をさらに向上することができるからで
ある。
ト述の本発明における半導体薄膜の厚さとしては０．０
５μｍから５μｍの範囲が最も適している。その理由と
しては、厚さ０．０５ＪＩＩ１１未満では、均一な多結
晶半導体薄膜を得ることができず、性能の劣った半導体
装置となる。一方、５！Ｊｍよりも厚くすると、薄膜が
基板から剥離したり、あるいはこの薄膜の加工が困難と
なる問題が生じてくる。
５μｍから５μｍの範囲が最も適している。その理由と
しては、厚さ０．０５ＪＩＩ１１未満では、均一な多結
晶半導体薄膜を得ることができず、性能の劣った半導体
装置となる。一方、５！Ｊｍよりも厚くすると、薄膜が
基板から剥離したり、あるいはこの薄膜の加工が困難と
なる問題が生じてくる。
さて、本発明の半導体薄膜としては、シリコンやゲルマ
ニウムもしくは、これらの混合物の他に、ＧａＡｓやＩ
ｎＳｂ等の化合物半導体も有効である。
ニウムもしくは、これらの混合物の他に、ＧａＡｓやＩ
ｎＳｂ等の化合物半導体も有効である。
しかし、シリコンやゲルマニウムの単体もしくは、これ
らの混合物は、薄膜の形成と特性の制御が容易であるた
めに本発明には最も適している。
らの混合物は、薄膜の形成と特性の制御が容易であるた
めに本発明には最も適している。
第２図に述べた本発明の実施例でば、チャネルが半導体
薄膜のパタンの端部の一部即ち、パタンの外周の一部の
みを使用している。しかし、本発明によると、第２図に
示すのと本質的に同じ製造方法により、パタンの全周辺
をチャネルとして使用することができる。第３図は本発
明の他の実施例である。ゲート絶縁膜３７とゲート電極
３８を、第一の半導体薄膜３３、ならびに、第二の半導
体薄膜３５のパタンの周辺部全体をおおって形成し、こ
の周辺部全体がチャネルとなっている。３１は基板を表
わし、３２．３４および３６は、ソース電極／ドレイン
電極となる第一の導電膜、第二の導電膜、および第三の
導電膜である。このようにすることにより、半導体装置
のチャネル幅を著しく大きくすることができ、これに比
例してドレイン電流を増大することができる。
薄膜のパタンの端部の一部即ち、パタンの外周の一部の
みを使用している。しかし、本発明によると、第２図に
示すのと本質的に同じ製造方法により、パタンの全周辺
をチャネルとして使用することができる。第３図は本発
明の他の実施例である。ゲート絶縁膜３７とゲート電極
３８を、第一の半導体薄膜３３、ならびに、第二の半導
体薄膜３５のパタンの周辺部全体をおおって形成し、こ
の周辺部全体がチャネルとなっている。３１は基板を表
わし、３２．３４および３６は、ソース電極／ドレイン
電極となる第一の導電膜、第二の導電膜、および第三の
導電膜である。このようにすることにより、半導体装置
のチャネル幅を著しく大きくすることができ、これに比
例してドレイン電流を増大することができる。
なお、第２図や第３図に示した相補型薄膜半導体装置に
おける、上層部および下層部の薄膜トランジスタをｐチ
ャネル型、ｎチャネル型のいずれにするかは、これらの
薄膜トランジスタのソース電極およびドレイン電極を構
成する材料により定めることができる。例えば、第２図
や第３図において、第一の半導体薄膜２３．３３のパタ
ンの端部にｎチャネル薄膜トランジスタを、一方、第二
の半導体薄膜２５．３５のパタンの端部にｎチャネル薄
膜トランジスタを製作するには、第一の導電層２２゜３
２をＰやＡｓ等のｎ型不純物を含む半導体薄膜で、一方
、第三の導電層２６．３６は、Ｂ等のｐ型不純物を含む
半導体薄膜で構成し、さらに第二の導電層２４、３４と
しては、第一の半導体薄膜２３．３３に接する側にはｎ
型不純物を含む半導体薄膜を、一方、第二の半導体薄膜
２５．３５に接する側にはｐ型不純物を含む半導体薄膜
を配し、さらに、これらの半導体薄膜で金属膜を挟んだ
３層構造の導電層を用いれば良い。上述とは反対に、第
一の半導体薄膜２３、３３にｎチャネル薄膜トランジス
タを、一方、第二の半導体薄膜２５．３５にはｎチャネ
ル薄膜トランジスタの相補型薄膜半導体装置の場合には
、第、第二、第三の導電層における半導体薄膜中の不純
物の型を取り替えればよい。また、第一の導電層２２．
３２や第三の導電層２６．３６としては、不純物を含む
半導体薄膜と金属膜との複合膜とすることにより、この
導電層の抵抗が低くなり、本半導体装置をさらに高性能
にすることができる。
おける、上層部および下層部の薄膜トランジスタをｐチ
ャネル型、ｎチャネル型のいずれにするかは、これらの
薄膜トランジスタのソース電極およびドレイン電極を構
成する材料により定めることができる。例えば、第２図
や第３図において、第一の半導体薄膜２３．３３のパタ
ンの端部にｎチャネル薄膜トランジスタを、一方、第二
の半導体薄膜２５．３５のパタンの端部にｎチャネル薄
膜トランジスタを製作するには、第一の導電層２２゜３
２をＰやＡｓ等のｎ型不純物を含む半導体薄膜で、一方
、第三の導電層２６．３６は、Ｂ等のｐ型不純物を含む
半導体薄膜で構成し、さらに第二の導電層２４、３４と
しては、第一の半導体薄膜２３．３３に接する側にはｎ
型不純物を含む半導体薄膜を、一方、第二の半導体薄膜
２５．３５に接する側にはｐ型不純物を含む半導体薄膜
を配し、さらに、これらの半導体薄膜で金属膜を挟んだ
３層構造の導電層を用いれば良い。上述とは反対に、第
一の半導体薄膜２３、３３にｎチャネル薄膜トランジス
タを、一方、第二の半導体薄膜２５．３５にはｎチャネ
ル薄膜トランジスタの相補型薄膜半導体装置の場合には
、第、第二、第三の導電層における半導体薄膜中の不純
物の型を取り替えればよい。また、第一の導電層２２．
３２や第三の導電層２６．３６としては、不純物を含む
半導体薄膜と金属膜との複合膜とすることにより、この
導電層の抵抗が低くなり、本半導体装置をさらに高性能
にすることができる。
以上に示した本発明では、半導体薄膜の結晶状態は多結
晶であれば良いために、低い温度で製造することができ
る。このために、ガラス等の安価な基板状に高性能な半
導体装置を形成することができる。
晶であれば良いために、低い温度で製造することができ
る。このために、ガラス等の安価な基板状に高性能な半
導体装置を形成することができる。
（５）発明の効果
以上に説明したように、本発明では、チャネルを半導体
薄膜のパタンの側壁部に形成するために、チャネルの短
い薄膜半導体装置となる。さらに、本半導体薄膜が多結
晶状態の場合には、キャリアの輸送の妨げとなる結晶粒
界をチャネルの方向とほぼ平行にすることができる。こ
れらの理由から、本発明により高性能な相補型薄膜半導
体装置が得られる。
薄膜のパタンの側壁部に形成するために、チャネルの短
い薄膜半導体装置となる。さらに、本半導体薄膜が多結
晶状態の場合には、キャリアの輸送の妨げとなる結晶粒
界をチャネルの方向とほぼ平行にすることができる。こ
れらの理由から、本発明により高性能な相補型薄膜半導
体装置が得られる。
さらに、本発明では、低い温度で相補型薄膜半導体装置
が製作できるため、安価なガラス等の基板が使用できる
利点もある。
が製作できるため、安価なガラス等の基板が使用できる
利点もある。
第１図は従来の薄膜形半導体装置の製造方法を説明する
だめの断面図、第２図は本発明による薄膜形半導体装置
の製造方法を説明するこめの断面図、第３図は本発明に
よる薄膜形半導体装置の他の実施例を示す断面図である
。 １！、 ２１．３１・・・基板、 １２．１２’ ・・
・半導体薄膜パタン、 ２３．３３・・・第一の半導体
薄膜、２５、３５・・・第二の半導体薄膜、 ２２．３
２・・・第一の導電層、 ２４．３４・・・第二の導電
層、 ２６．３６・・・第三の導電層、 １３．１３’
、 ２７．３７・・・ゲート絶縁膜、 １４．１４’、
２８．３８・・・ゲート電極、珀 図 ・・ソース電極／ドレイン電極、 ３９・・・層間絶縁膜、 １９．３０．４０・・・配線
。
だめの断面図、第２図は本発明による薄膜形半導体装置
の製造方法を説明するこめの断面図、第３図は本発明に
よる薄膜形半導体装置の他の実施例を示す断面図である
。 １！、 ２１．３１・・・基板、 １２．１２’ ・・
・半導体薄膜パタン、 ２３．３３・・・第一の半導体
薄膜、２５、３５・・・第二の半導体薄膜、 ２２．３
２・・・第一の導電層、 ２４．３４・・・第二の導電
層、 ２６．３６・・・第三の導電層、 １３．１３’
、 ２７．３７・・・ゲート絶縁膜、 １４．１４’、
２８．３８・・・ゲート電極、珀 図 ・・ソース電極／ドレイン電極、 ３９・・・層間絶縁膜、 １９．３０．４０・・・配線
。
Claims (2)
- （１）ｐチャネル型薄膜トランジスタならびにｎチャネ
ル型薄膜トランジスタから成る薄膜半導体装置において
、該ｐチャネル型薄膜トランジスタならびにｎチャネル
型薄膜トランジスタを構成する半導体薄膜が、各々導電
層を挟んで積層された第一の半導体薄膜ならびに前記第
二の半導体薄膜から構成され、さらに、該第一の半導体
薄膜のパタンの側壁部ならびに前記第二の半導体薄膜の
パタンの側壁部を覆って、ゲート電極がゲート絶縁膜を
介し、形成されていることを特徴とする薄膜半導体装置
。 - （２）第一の導電層を基板上に形成する工程と、第一の
半導体薄膜を前記第一の導電層上に形成する工程と、第
二の導電層を前記第一の半導体薄膜上に形成する工程と
、第二の半導体薄膜を前記第二の導電層上形成する工程
と、第三の導電層を前記第二の半導体薄膜上に形成する
工程と、前記第一の導電層を加工する工程と、前記第一
の半導体薄膜を加工する工程と、前記第二の導電層を加
工する工程と、前記第二の半導体薄膜を加工する工程と
、前記第三の導電層を加工する工程と、さらに、前記の
加工を施した第一の半導体薄膜と第二の半導体薄膜のパ
タンの側壁部を覆って、ゲート電極をゲート絶縁膜を介
して形成する工程とを含むことを特徴とする薄膜半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013094A JP2645663B2 (ja) | 1989-01-24 | 1989-01-24 | 薄膜半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013094A JP2645663B2 (ja) | 1989-01-24 | 1989-01-24 | 薄膜半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194561A true JPH02194561A (ja) | 1990-08-01 |
| JP2645663B2 JP2645663B2 (ja) | 1997-08-25 |
Family
ID=11823572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013094A Expired - Lifetime JP2645663B2 (ja) | 1989-01-24 | 1989-01-24 | 薄膜半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645663B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872605B2 (en) | 1992-12-04 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| JP2016136641A (ja) * | 2001-11-09 | 2016-07-28 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US9577016B2 (en) | 2001-11-09 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
-
1989
- 1989-01-24 JP JP1013094A patent/JP2645663B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7423290B2 (en) | 1990-11-26 | 2008-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6872605B2 (en) | 1992-12-04 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7238558B2 (en) | 1993-06-30 | 2007-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2016136641A (ja) * | 2001-11-09 | 2016-07-28 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US9577016B2 (en) | 2001-11-09 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US9905624B2 (en) | 2001-11-09 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US10461140B2 (en) | 2001-11-09 | 2019-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US10680049B2 (en) | 2001-11-09 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US11063102B2 (en) | 2001-11-09 | 2021-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645663B2 (ja) | 1997-08-25 |
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