JPH0611047B2

JPH0611047B2 - 半導体集積回路

Info

Publication number: JPH0611047B2
Application number: JP61120489A
Authority: JP
Inventors: 敏雄田中; 明男国分
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1986-05-26
Filing date: 1986-05-26
Publication date: 1994-02-09
Anticipated expiration: 2009-02-09
Also published as: JPS62277747A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体集積回路に関し、特にそのレイアウト
面積を縮小する改良に関するものである。

［従来の技術］第10図は、電界効果トランジスタを用いた従来の２ボー
トＣＭＯＳＲＡＭのメモリセルのレイアウト例を示して
いる。第11図は、その回路図であり、第12図は、第10図
において、Ｙ−Ｙ′で切断したときの断面図を示してい
る。第10図において、ｐ^＋拡散層100とポリシリコン線1
01が交差する部分でｐＭＯＳエンハンスメント型トラン
ジスタＴ_１、Ｔ_２が形成され、ｎ^＋拡散層102とポリシ
リコン線101とが交差する部分でｎＭＯＳエンハンスメ
ント型トランジスタＴ_３〜Ｔ_８が形成されている。図中
の黒四角の部分104は、ｐ^＋拡散層100、ｎ^＋拡散層102
あるいはポリシリコン線101が、絶縁膜の上にある金属
層（メタル）103と電気的に接合する部分であり、コン
タクト孔と呼ばれている。

ＣＭＯＳトランジスタでは、同一基板上にｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとを作る必要がある。
そのために、第12図に示すように、ｎ⁻Ｓｉ基板105の
中に他方の導電型、すなわちｐ型のＳｉ基板、すなわち
ｐ−ウエル106を埋め込む。第12図では、ｐＭＯＳ用の
ｎ⁻基板の中にｎＭＯＳ用のｐ⁻部分（ｐ−ウエル）を
設け、そこにすべてのｎＭＯＳトランジスタが作られる
例を示している。尚、第10図では、ｐ−ウエルの部分は
省略してある。第12図から明らかなように、断面構造
は、ｐ^＋およびｎ^＋拡散層100および102の上にＳｉＯ_２
などの絶縁膜107を介してポリシリコン層101が配置さ
れ、さらにその上に絶縁膜107を介して金属層103が配置
されてる。これらの間をコンタクト孔104を介して接続
することにより、第10図に示すようなレイアウトパター
ンが構成されることになる。ここで、ｐ^＋およびｎ^＋拡
散層100および102、ポリシリコン層101、金属層103の各
最小線幅とその最小間隔等は、レイアウト規則に基づい
て決められる。第10図のレイアウトパターンは、標準的
なＣＭＯＳのレイアウト規則に基づいてレイアウトした
例であり、図中のλは長さの基本単位を示している。

一方、第12図で示したＳｉ基板の他に、絶縁基板の上に
単結晶Ｓｉ層を形成した半導体集積回路もある。これ
は、いわゆるＳＯＩ（Silicon On Insulator）技術を用
いた構成であり、断面構造は、基板を除いては第12図で
示した構成と同様になる。すなわち、拡散層（ｐ^＋、ｎ
^＋拡散層）の上に絶縁膜を介してポリシリコン層が配置
され、さらにその上に絶縁膜を介して金属層が配置され
た構成になる。

このようなＳＯＩ構造を用いた別の構成法として、第13
図に示すようなトランジスタ構成法が提案されている。
ここで、110はＳｉ基板、111はＳｉＯ_２絶縁膜、112、1
13および114はソース、ドレインおよびチャネル領域
（拡散層）である。115および116は第一および第二ポリ
シリコン層である。117は金属層、118はコンタクト孔で
ある。

第13図は、ＳＯＩ構造による、チャネル領域114の下
に、絶縁膜111を介してチャネル領域シールド用低抵抗
領域（第一ポリシリコン）115を設けた絶縁ゲート電界
効果トランジスタ（特願昭５５−９３５２１号参照、
以下ＸＭＯＳトランジスタと略記）の従来の構成を示し
ている。

第14図は、第13図のＸＭＯＳトランジスタ構造をトラン
ジスタ記号で表わしたものであり、上部ゲートＶｇｕは
実線で、下部ゲートＶｇｌは破線で表わすことにする。
ＸＭＯＳトランジスタは、チャネル領域114の下に、絶
縁膜111を介してチャネル領域シールド用の低抵抗領域1
15が設けられていることに特徴があり、以下のような利
点がある。

１）三次元集積回路素子として用いた場合、その上下層
にある素子あるいは配線からの電気的干渉を二つのゲー
ト（Ｖｇｕ、Ｖｇｌ）でシールドする効果がある。

２）短チャネル効果を抑制する効果がある。

［解決しようとする問題点］半導体集積回路において、レイアウト面積を小さくする
ためには、配線層を増加させる必要がある。従来のＳｉ
基板あるいはＳＯＩ構造によるレイアウトでは、前述し
たように、拡散層（ｐ^＋、ｎ^＋拡散層）−ポリシリコン
層−金属層で構成されている。このような従来構成の半
導体集積回路において、配線層を増加させるためには、
金属層（第一金属層）の上に絶縁膜を介して、さらに金
属層（第二金属層）を設けるような方法が採られてい
る。しかし、このような方法で配線層を増加させること
は、上部層ほど表面の段差が大きくなることから、第二
金属層では、第一金属層の配線パターンと比較して、最
小線幅、配線間隔とも大きくしなければならない。その
ために、上部層ほど配線効率が低下する問題がある。

そこで本発明の目的は、上記のような利点をもつＸＭＯ
Ｓトランジスタを用いて、レイアウト面積の縮小を意図
した半導体集積回路を提供することにある。

［問題点を解決するための手段］このような目的を達成すべく、本発明は、チャネル領域
シールド用低抵抗領域と同一の材料により配線パターン
をチャネル領域シールド用低抵抗領域と同一階層に形成
することにより、高密度な半導体集積回路を提供する。

［作用］上記のような本発明構成によれば、配線層を増加させる
のに、従来構成のように第二金属層で行うのではなく、
チャネル領域シールド用低抵抗領域と同一材料（第一ポ
リシリコン層）を配線層として設けることになり、前記
の問題点を解決でき、レイアウト面積を縮小できる。

［実施例］以下、図面を参照して本発明の各実施例に就き説明す
る。尚、ＸＭＯＳトランジスタは、三次元集積回路素子
に適した構造であることを述べたが、以下では説明を簡
単化するために、本発明を二次元集積回路に適用した場
合について説明する。三次元集積回路構造にするために
は、二次元集積回路構造の上にＳＯＩ技術を用いて、単
結晶Ｓｉ層を形成し、その上に同様な半導体集積回路構
造を形成することにより、容易に構成できる。

第１図は本発明の一実施例を示し、ここでは第10図と同
様な２ポートＣＭＯＳＲＡＭのメモリセルのレイアウト
例を示している。図中、21はｐ^＋拡散層、22はｎ^＋拡散
層、23は第一ポリシリコン層、24は第二ポリシリコン
層、25は金属層である。26はコンタクト孔である。第２
ａ図〜第２ｄ図は、第１図を各層毎に分解したレイアウ
トパターンを示している。すなわち、第２ａ図は第一ポ
リシリコン層23、第２ｂ図はｐ^＋およびｎ^＋拡散層21お
よび22、第２ｃ図は第二ポリシリコン層24、第２ｄ図は
金属層（メタル）25である。第３図は、第１図の回路図
であり、第14図と同様なトランジスタ記号で表わしてい
る。第４図は、第１図の構造を、Ｙ−′で切断したとき
の断面構造を示している。

第１図に破線で示した部分が、第13図で示したチャネル
領域シールド用低抵抗領域と同一材料（第一ポリシリコ
ン層）を用いた配線パターンであり、第２ａ図のレイア
ウトパターンに相当する。この部分は、第３図の回路図
では破線で示されている。

第２ａ図において、図中第一ポリシリコン層23のうち、
符号１、２、３、４、５、６で示した以外の配線パター
ンは、ＸＭＯＳ特有の下側ゲート（Ｖｇｌ）の電位を一
定電位に設定するためのものであり、ｐＭＯＳトランジ
スタ（Ｔ_１、Ｔ_２）では、Ｖ_DDに接続され、ｎＭＯＳト
ランジスタ（Ｔ_３〜Ｔ_８）では、Ｖ_SSに接続されてい
る。この様に構成することにより、三次元化した場合、
電気的干渉をシールドできる。配線パターン１、２、
３、４、５、６が本発明思想の表れている所であり、配
線パターンとして有効に利用され、レイアウト面積の縮
小化が達成できている。すなわち、下側ゲート（Ｖｇ
ｌ）がない。従来の絶縁ゲート電界効果トランジスタを
用いたレイアウトでは、第１図に破線で示した部分（第
２ａ図のレイアウトパターン）の配線層がないことか
ら、配線部分１、２、３、４、５、６は、拡散層21、22
より上の配線層、すなわち、第１図における第二ポリシ
リコン層24あるいは金属層25で配線する必要があり、そ
の配線部分だけレイアウト面積が大きくなる。但し、こ
の第１図の例では、レイアウトから明らかなように、配
線部分１、２の部分はセル面積の拡大なしに、第二ポリ
シリコン層24で配線できることから、実際は配線部分
３、４、５、６がレイアウト面積の縮小に寄与している
ことになる。

第１図において、図中の黒四角の部分26は、第一ポリシ
リコン層23、ｐ^＋およびｎ^＋拡散層21および22、第二ポ
リシリコン層24が金属層（メタル）25と電気的に接合す
るコンタクト孔であり、白ヌキの四角の部分27は、第一
ポリシリコン層23と第二ポリシリコン層24とを電気的に
接合するビアホールであり、斜線下の二重四角の部分28
は、第一ポリシリコン層23とｐ^＋およびｎ^＋拡散層21お
よび22を電気的に接合するコンタクト（埋め込みコンタ
クト）である。第一ポリシリコン層23、ｐ^＋およびｎ^＋
拡散層21および22、第二ポリシリコン層24、金属層25の
各最小線幅とその最小間隔等は、ＳＯＩのレイアウト規
則に基づいて決められる。第１図のレイアウトパターン
は、標準的なＳＯＩのレイアウト規則に基づいてレイア
ウトした例であり、図中のλは長さの基本単位を示して
いる。

ここで、第10図に示した従来の２ポートＲＡＭのセル面
積と本発明の一実施例である第１図のセル面積とを比較
すると、（45.5λ×47λ）／（38λ×62.5λ）＝0.9に
なり、10％セル面積が縮小されている。すなわち、第１
図のレイアウト面積は、従来のＳＯＩ構造による絶縁ゲ
ート電界効果トランジスタを用いたレイアウトより、第
１図および第２ａ図に示した配線部分３、４、５、６の
分だけ、また従来のＳｉ基板による電界効果トランジス
タを用いたレイアウトより、10％レイアウト面積が縮小
できることになる。これらは、いずれもチャネル領域シ
ールド用低抵抗領域と同一材料（第一ポリシリコン層）
を配線パターンとして設けた効果である。

このことは、第４図の断面図から次のように説明するこ
ともできる。従来のＳＯＩ構造あるいはＳｉ基板を用い
たレイアウトの断面構造では、第12図に示したように、
ｐ^＋およびｎ^＋拡散層100および102−ポリシリコン層10
1−金属層103で構成されるのに対して、本発明では、第
４図に示したように、第一ポリシリコン層23−ｐ^＋およ
びｎ^＋拡散層21および22−第二ポリシリコン層24−金属
層25で構成され、等価的に配線層が一層増加したことに
相当する。この結果、レイアウト面積の縮小化が達成で
き、しかも前述したＸＭＯＳの利点がそのまま生かされ
たレイアウト構成を実現できている。

ＸＭＯＳトランジスタは、第13図および第14図に示した
ように、物理的には一個のトランジスタであるが、論理
的には二つのトランジスタが並列に接続されていると見
ることができる。すなわち、論理動作は、上部ゲートＶ
ｇｕと下部ゲートＶｇｌのどちらかのゲート電位あるい
は両方のゲート電位がしきい値電圧を越えれば導通す
る。このことに着目し、ＸＭＯＳトランジスタの両方の
ゲートを有効に利用すれば、レイアウト面積をさらに縮
小できる。

第５図は、そのような論理回路の実施例として、Ｄフリ
ップ・フロップのレイアウト例を示している。第６ａ図
〜第６ｄ図は、第５図を各層毎に分解したレイアウトパ
ターンを示している。すなわち、第６ａ図は第一ポリシ
リコン層23、第６ｂ図はｐ^＋およびｎ^＋拡散層21および
22、第６ｃ図は第二ポリシリコン層24、第６ｄ図は金属
層（メタル）25である。第７図は、第５図の回路図であ
る。第８図は、Ｓｉ基板上に形成された、電界効果トラ
ンジスタを用いた従来のＤフリップ・フロップのレイア
ウト例であり、第９図は、その回路図である。

第５図に破線で示した部分が、第13図に示したチャネル
領域シールド用低抵抗領域、すなわち第一ポリシリコン
層23と同一の材料を用いた配線パターンであり、第６ａ
図のレイアウトパターンに相当する。この部分は、第７
図の回路図では破線で示されている。

第９図において、ｐＭＯＳトランジスタＴ_３、Ｔ_４およ
びＴ_９、Ｔ₁₀は、二つのトランジスタが並列に接続され
ている部分である。この部分は、ＸＭＯＳトランジスタ
では、第７図に示すように表わすことができる。すなわ
ち、Ｔ_３、Ｔ_４およびＴ_９、Ｔ₁₀のトランジスタは、レ
イアウト面積上では、それぞれ一つのトランジスタとし
て扱え、論理的には二つのトランジスタが並列に接続さ
れていることになり、レイアウト面積を縮小できる。
尚、第７図において、Ｔ_３、Ｔ_４およびＴ_９、Ｔ₁₀以外
のトランジスタの下側ゲートは、ｐＭＯＳトランジスタ
（Ｔ_１、Ｔ_５、Ｔ₁₁）では、Ｖ_DDに接続され、ｎＭＯＳ
トランジスタ（Ｔ_２、Ｔ_６、Ｔ_７、Ｔ_８、Ｔ₁₂、Ｔ₁₃、
Ｔ₁₄）では、Ｖ_SSに接続されている。この様に構成する
ことにより、三次元化した場合、電気的干渉をシールド
できる。

第５図と第６ａ図において、図中第一ポリシリコン層23
のうち、符号７、８で示した配線パターンが下側ゲート
を有効に利用したレイアウト例であり、Ｔ_３およびＴ₁₀
のゲートは第一ポリシリコン層で配線され、レイアウト
面積の縮小に寄与している。また、図中第一ポリシリコ
ン層23のうち、符号９で示した配線パターンも第一ポリ
シリコン層で配線され、レイアウト面積の縮小に寄与し
ている。

第５図のレイアウトパターンは、標準的なＳＯＩのレイ
アウト規則に基づいてレイアウトした例であり、第８図
のレイアウトパターンは、標準的なＣＭＯＳのレイアウ
ト規則に基づいてレイアウトした例である。図中のλは
いずれも長さの基本単位を示している。ここで、第８図
に示した従来のＤフリップ・フロップのセル面積と本発
明の実施例である第５図のセル面積とを比較すると、
（33λ×61λ）／（44λ×62λ）＝0.74になり、26％セ
ル面積が縮小されている。これは、いずれもチャネル領
域シールド用低抵抗領域と同一材料（第一ポリシリコン
層）を配線パターンとして設けた効果である。

［発明の効果］以上詳述したように、本発明では、チャネル領域シール
ド用低抵抗領域を形成する第一ポリシリコン層と同一の
材料で配線パターンをチャネル領域シールド用低抵抗領
域と同一階層に形成することにより、レイアウト面積を
縮小することができる。特に、このレイアウト面積縮小
効果は、配線パターンが複雑になればなるほど、すなわ
ち、大規模集積回路になればなるほど、第一ポリシリコ
ン層で配線できる確率が増加し、顕著になる。

【図面の簡単な説明】

第１図は、本発明の２ポートＣＭＯＳＲＡＭのメモリセ
ルのレイアウト図である。第２ａ図〜第２ｄ図は、第１
図を各層毎に分解したレイアウトパターン図であり、第
２ａ図は第一ポリシリコン層、第２ｂ図はｐ^＋およびｎ
^＋拡散層、第２ｃ図は第二ポリシリコン層、第２ｄ図は
金属層をそれぞれ示している。第３図は、第１図の回路
図である。第４図は、第１図において、Ｙ−Ｙ′で切断
したときの断面図である。第５図は、本発明のＤフリッ
プ・フロップのレイアウト図である。第６ａ図〜第６ｄ
図は、第５図を各層毎に分解したレイアウトパターン図
であり、第６ａ図は第一ポリシリコン層、第６ｂ図はｐ
^＋およびｎ^＋拡散層、第６ｃ図は第二ポリシリコン層、
第６ｄ図は金属層をそれぞれ示している。第７図は、第
５図の回路図である。第８図は、従来のＤフリップ・フ
ロップのレイアウト図であり、第９図は、その回路図で
ある。第10図は、従来の２ポートＣＭＯＳＲＡＭのメモ
リセルのレイアウト図であり、第11図は、その回路図で
ある。第12図は、第10図において、Ｙ−Ｙ′で切断した
ときの断面図である。第13図は、従来の絶縁ゲート電界
効果トランジスタの構造の断面図であり、第14図は、そ
の回路図である。１から９…本発明の実施例になる第一ポリシリコン層23
の配線パターン、21…ｐ^＋拡散層、22…ｎ^＋拡散層、23
…第一ポリシリコン層、24…第二ポリシリコン層、25…
金属層、26…コンタクト孔、27…ビアホール、28…埋め
込みコンタクト。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/784 9170−4ＭＨ０１Ｌ 27/06 １０２Ｈ

Claims

【特許請求の範囲】

【請求項１】チャネル領域下に、絶縁膜を介してチャネ
ル領域シールド用低抵抗領域を設けた絶縁ゲート電界効
果トランジスタを用いた半導体集積回路において、前記チャネル領域シールド用低抵抗領域と同一材料によ
る配線パターンを前記チャネル領域シールド用抵抗領域
と同一階層内に配設したことを特徴とする半導体集積回
路。