JPH06110583A - リセット回路 - Google Patents

Abstract

(57)【要約】 【目的】装置の動作状態に、新たに挿入するパッケージ
３する場合がある。そのパッケージに実装された同期式
論理回路４を、正常にリセットするリセット回路を提供
する。 【構成】パッケージ３は、コネクタ２を介して装置に挿
入される。リセットパルス発生回路５は、電源ＶＣＣの
入力により発生するリセットパルスＲＳＴを出力する。
リセット信号発生回路６は、リセット信号ＸＲＳＴを出
力する。このリセット信号ＸＲＳＴは、リセットパルス
ＲＳＴを受けて同期式論理回路４のリセットに必要なク
ロックＣＰが所定数だけ入力されるまで、リセットパル
スＲＳＴを継続した信号である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重伝送装置等に使用
され、動作時にチャンネル数を増加できるようにするた
めの、パッケージに実装された同期式論理回路をリセッ
トするリセット回路に関する。

【０００２】

【従来の技術】近年、伝送装置のデジタル多重化が一般
的になってきた。それに伴いサービス可能なチャンネル
数を、柔軟に、かつ装置の動作状態（活性時）に変更す
ることが必要である。つまり、チャンネル数に応じたパ
ッケージを活性時に挿入し、しかも他の運用チャンネル
（回線）に影響を与えないで行う必要がある。通常、そ
れぞれの回線に対応した複数のチャンネルは、一つの装
置に収納され、共通制御部等により制御されている。し
たがって、新たにチャンネルが増設された場合、新たな
パッケージは装置の電源の入ってる状態で、装置に挿入
される。挿入されたパッケージは、電源、及び共通制御
部が出力するクロックを受け、動作状態に入る。

【０００３】しかし、パッケージ３の回路に同期式論理
回路４を使用している場合、パッケージ３挿入の際の力
の入れ具合や、パッケージ３の傾きによりコネクタ２の
ピンの接触順序、接触時間が一定せず、回路を確実にリ
セットすることができなかった。同期式論理回路４に
は、シンクロナスクリアの回路が含まれており、リセッ
ト中にクロックが必要となる（図５）。また、初期化の
ため、クロックが必須となる内部メモリが含まれている
場合もある。

【０００４】図３は、パッケージ３を挿入する際のコネ
クタ２の端子の状態図である。ここで、図３（ａ）は、
パッケージ３挿入前であり、全ての端子が未接続の状態
を示す。図３（ｂ）は、パッケージ３挿入過程であり、
Ｓ１、Ｓ２の電源端子が接続された状態を示す。また、
図３（ｃ）は、パッケージ挿入終了後であり、クロック
端子を含む全ての端子が接続された状態を示す。

【０００５】

【発明が解決しようとする課題】この場合、図５に示す
従来のリセット回路では、図６のタイムチャートに示す
ように、電源監視ＩＣ５からのリセット信号がクロック
信号よりも早く終了してしまうため、同期式論理回路４
を正常にリセットすることができない。パッケージ３の
挿入による、電源端子とクロック端子の接続時間は、不
特定であるため、電源監視ＩＣ５からのリセット信号幅
を長くするだけでは対処できない。本発明は、このよう
な事情に鑑みてなされたものであり、電源監視ＩＣ５の
出力を受け、クロック信号に応じたリセット信号を出力
するリセット回路を提供することを課題とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明のリセット回路においては、その原理図を図４
に示す。電源入力時に発生するリセットパルスを受領し
た後、クロック信号を計数することにより、同期式論理
回路４のリセットに必要なクロックが所定数だけ入力さ
れる時間幅の、リセットパルスに継続したリセット信号
を出力する。具体的には、以下〜に示す（図４
（ａ））。

【０００７】装置１の動作状態でコネクタ２を介して
挿入されるパッケージ３に実装されたリセット回路にお
いて、 電源の入力時にリセットパルスを発生するリセットパ
ルス発生回路５と、 リセットパルス発生回路５から出力されたリセットパ
ルスを受領した後、前記装置から入力されるクロック信
号を受領して、リセット信号を出力するリセット信号発
生回路６とを備えた。

【０００８】

【作用】このように構成されたリセット回路によれば、
後クロック信号ＣＰを所定数カウントし、リセット信号
ＸＲＳＴを出力するので、同期式論理回路４（クロック
同期回路４）を確実にリセットすることができる（図４
（ｂ）、（ｃ））。

【０００９】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１はブロック図、図２はそのタイムチャートを示
す。リセットパルス発生回路５として電源監視ＩＣを用
いる。装置１に、パッケージ３が挿入される際、コネク
タ２を介して電源が入力されると、その電源電圧Ｖｃｃ
が一定のしきい値に達したとき、リセットパルス発生回
路５（電源監視ＩＣ５）は一定幅をもったリセットパル
スＲＳ１を出力する。

【００１０】本実施例では、挿入される伝送回路に対応
する各々のチャンネルに同期する８ＫＨｚのクロックＣ
Ｐ１と、それに同期した２ＭＨｚのクロックＣＰ２が入
力される。リセット信号発生回路６は、ＣＰ１とＣＰ２
の双方が入力していることを条件として動作する。その
ため、Ｄ型Ｆ／Ｆ６ａにＣＰ１のクロックを入力し、そ
れをＣＰ２のクロックで検出しクロックＣＰ３を出力す
る。さらにＣＰ３をカウンタ６ｂに入力し、所定数に分
周したクロックＣＰ４を生成する。

【００１１】このＣＰ４をＤ型Ｆ／Ｆ６ｃのクロックと
して入力すると、Ｄ型Ｆ／Ｆ６ｃのＤ入力端子がＨｉｇ
ｈレベルにプルアップされ、リセット端子にＲＳ１の反
転信号が入力されている。そのため、電源が入力時か
ら、分周したクロックＣＰ４の最初の立ち上がりまで、
Ｄ型Ｆ／Ｆ６ｃの出力ＸＲＳＴは、ＬＯＷレベルが保た
れている。具体的には、分周比を１０２４（ｎ＝１０）
とすると、リセット時間は約１２８ｍｓｅｃとなる。

【００１２】このＤ型Ｆ／Ｆ６ｃの出力ＸＲＳＴを、最
終的なリセット信号として、クロック同期回路に入力す
る。その結果、クロック同期回路４はリセット信号を入
力中に、８ＫＨｚのクロックＣＰを約１０２４個入力す
ることになる。

【００１３】なお、本実施例では、２ＭＨｚと８ＫＨｚ
のクロック入力として説明したが、クロックが一つの場
合は、ＣＰ１あるいは、ＣＰ２を直接カウンタ６ｂに入
力すれば良い。又、カウンタ６ｂの分周比を１とする場
合は、カウンタ６ｂを省略することができる。

【００１４】

【発明の効果】本発明は、以上説明したようにリセット
パルス発生回路５のリセットパルスを受領した後、、ク
ロック信号を受領して、所定時間経過後リセット信号を
出力するリセット信号発生回路６とを備えた。そのた
め、装置１の動作状態でパッケージ３を装置１に実装し
たコネクタ２に挿入する際、クロック信号の端子が電源
端子より遅れて接続されても、同期式論理回路４（クロ
ック同期回路４）を確実にリセットすることができる。
結果的に、運用中の他の回路（他の回線）に影響を与え
ないでパッケージ３を装置１に挿入することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図ある。

【図２】本発明の一実施例の動作を示すタイムチャート
である。

【図３】パッケージ３を装置１に挿入する際の端子状態
図である。

【図４】本発明の原理を説明するための図である。

【図５】従来のリセット回路を示すブロック図である。

【図６】従来のリセット回路の動作を示すタイムチャー
トである。

【符号の説明】

１ 装置。 ２ コネクタ。 ３ パッケージ。 ４ 同期式論理回路（クロック同期回路）。 ５ リセットパルス発生回路（電源監視ＩＣ）。 ６ リセット信号発生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】装置（１）の動作状態でコネクタ（２）を
   介して挿入されるパッケージ（３）に実装された同期式
   論理回路（４）をリセットするリセット回路において、 電源入力時にリセットパルスを発生するリセットパルス
   発生回路（５）と、該リセットパルス発生回路から出力
   されたリセットパルスを受領した後、前記装置から入力
   されるクロック信号を受領して、所定時間経過後リセッ
   ト信号を出力するリセット信号発生回路（６）とを備え
   たことを特徴とするリセット回路。