JPH06110652A

JPH06110652A - メモリシステム

Info

Publication number: JPH06110652A
Application number: JP28055792A
Authority: JP
Inventors: Kouichi Yomiya; 孝一余宮
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1992-09-25
Filing date: 1992-09-25
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】ＣＰＵの関与を受けずに、ＦＩＦＯメモリ内
のデータを、ＦＩＦＯメモリへのデータ書込みと並行し
て認識することのできるメモリシステムを提供するこ
と。【構成】受信システム２０では、送信システム１０か
らのデータをデータ受信部２４を介して入力し、書込み
信号に従ってＦＩＦＯメモリ２６に書き込む。このと
き、データ受信部２４からの入力データは高速認識装置
２８にも入力される。この高速認識装置２８では、入力
データと比較すべき比較データをあらかじめレジスタ３
６内に格納しており、この比較データと順次入力される
入力データとを、高速認識装置２８内の比較器３４にて
比較する。そして、例えば両データが一致したときに、
高速認識装置２８よりＣＰＵ２２に割り込み信号が出力
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、先入れ先出し動作ある
いは先入れ後出し動作を行うメモリシステムに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】先入
れ先出し（ファーストイン・ファストアウト、以下「Ｆ
ＩＦＯ」と称する）メモリは、データを入力順に出力す
るメモリであり、各種システム間のデータの転送に用い
られる。入出力するデータとしては、画像データ，音声
データ，制御データなどの各種データが考えられる。プ
ロセッサ間のデータ転送や各種システム間のデータ通信
など、動作速度の異なる非同期システム間のデータの受
け渡しに汎用されている。

【０００３】例えば受信システム内にＦＩＦＯメモリを
用いた場合、送信システム側からの入力データが順次Ｆ
ＩＦＯメモリに蓄積されることになる。そして、この受
信システム内のＣＰＵがあるタイミングで、ＦＩＦＯメ
モリに対して読み出し指令を出し、ＦＩＦＯメモリから
入力順にデータが読出されることになる。このとき、Ｃ
ＰＵは入力順に逐次読み出されたデータを解析した後、
システム内のワーキングメモリに書込み、例えばその一
連のデータの終了を示すエンド・オブ・ファイル（ＥＯ
Ｆ）を検出して、例えばプリンタ，表示装置などへ転送
する等の処理を行うことになる。ここで、ＣＰＵがＦＩ
ＦＯメモリに対して読出し指令を行うタイミングとして
は、ＦＩＦＯメモリがＦＵＬＬになったとき、あるいは
ＣＰＵにてあらかじめ設定された時間に到達した場合で
ある。

【０００４】図１１は、ＣＰＵによるＦＩＦＯメモリ内
のデータの処理手順を示している。同図において、まず
ＣＰＵはＦＩＦＯメモリからのデータを読出し（ステッ
プ２００）、次にそのデータの内容をチェックする（ス
テップ２０２）。さらに、ＣＰＵは、読出されたデータ
が目的のデータ、例えばＥＯＦであるか否かを判別する
（ステップ２０４）。ステップ２０４にて目的のデータ
が検出されない場合には、そのデータをシステム内のワ
ーキングメモリに書込み（ステップ２０６）、ステップ
２００からステップ２０６の動作を繰り返すことにな
る。ステップ２０４にて目的のデータが検出されたら、
そのデータの処理例えば転送処理などを開始することに
なる（ステップ２０８）。

【０００５】このように従来技術によれば、ＣＰＵがＦ
ＩＦＯメモリから入力順に逐次データを読出し、その解
析が終了した後にメモリに蓄積する必要があり、データ
解析を行う上でＣＰＵは他の処理を実行できず、解析の
ための処理にＣＰＵが占有されていた。特に、ＦＩＦＯ
メモリに書き込まれたデータの処理の優先順位が高い場
合には、ＣＰＵは他の処理に優先して上記の処理を行う
必要があり、この間は他の処理が停止するためシステム
全体としての稼動効率が悪かった。このような弊害は、
読み出し順序が定められている先入れ後だし（ファース
トイン・ラストアウト、以下「ＦＩＬＯ」と称する）メ
モリの場合も同様に生じていた。

【０００６】そこで、本発明の目的とするところは、Ｆ
ＩＦＯメモリあるいはＦＩＬＯメモリへの入力データの
書込みと並行して、その入力データ内容の認識を可能と
し、以てＣＰＵなどによるデータ解析等のための占有時
間を短縮して、処理の効率を向上させることのできるメ
モリシステムを提供することにある。

【０００７】

【課題を解決するための手段】本発明は、先入れ先出し
動作あるいは先入れ後出し動作に従ってデータの書込み
及び読み出しを行うメモリと、前記メモリへ書き込まれ
る入力データと比較すべき比較データを格納する格納手
段と、前記メモリへの書込み動作と並行して、前記入力
データと比較データとを比較し、その比較結果を出力す
る比較手段と、を有し、前記メモリからのデータ読み出
し前にデータ認識を可能としたことを特徴とする。

【０００８】さらに、前記メモリに読出し指令する制御
手段が、前記比較結果を割り込み信号として入力するよ
うに構成することができる。

【０００９】

【作用】本発明のメモリシステムによれば、先入れ先出
しまたは先入れ後出し動作を行うメモリへのデータ書込
みと並行して、あらかじめ登録された格納手段内の比較
データと、メモリへの入力データとの比較をリアルタイ
ムで行っている。そして、比較手段による比較結果を通
知することで、例えばＣＰＵなどがそのデータ解析に関
与せずにデータを認識することができ、処理の効率を向
上することができる。

【実施例】以下、本発明を適用した一実施例について、
図面を参照して具体的に説明する。

【００１０】本実施例装置は、図２に示すように、送信
システム１０と受信システム２０とからなり、受信シス
テム２０内に、ＦＩＦＯメモリ内への入力データの書込
みと並行して、その入力データを高速に認識できるメモ
リシステムが設けられている。

【００１１】図２において、送信システム１０は、デー
タ送信部１２を介してデータを受信システム２０側に送
信するものである。受信システム２０には、このシステ
ム２０の制御を司どるＣＰＵ２２と、前記データ送信部
１２からのデータを受信するデータ受信部２４とが設け
られ、さらに、ＵＰＵ２２のバスラインには、ＦＩＦＯ
メモリ２６，高速認識装置２８，メモリ３０および入出
力装置（Ｉ／Ｏ）３２が接続されている。

【００１２】ＦＩＦＯメモリ２６は、ＦＩＦＯ専用メモ
リで構成するか、あるいは、ＳＲＡＭまたはＤＲＡＭと
ＦＩＦＯコントローラとの組み合わせで構成することが
できる。ＦＩＦＯメモリ２６をソフトウェアで構成して
も良い。いずれの場合も、ＦＩＦＯメモリ２６は、デー
タ受信部２４からのデータを書込み信号に従ってメモリ
領域に書込む。また、ＣＰＵ２２からの読み出し指令に
基づき、ＦＩＦＯメモリ２６内のデータは、読み出し信
号に従って入力順に読出し可能である。

【００１３】高速認識装置２８は、ＦＩＦＯメモリ２６
に書き込まれる入力データを並行して入力し、ＣＰＵ２
２によって予め設定された比較データと比較して高速度
でデータ認識を行うものである。本実施例では、高速認
識装置２８での比較結果をＣＰＵ２２に割り込み信号と
して出力している。この高速認識装置２８の詳細につい
ては後述する。

【００１４】メモリ３０は、例えばＣＰＵ２２の動作プ
ログラムを記憶した記憶エリアと、ＣＰＵ２２の各種処
理を実行するためのワーキングエリアを有している。入
出力装置３２は、例えばプリンタなどであり、ＦＩＦＯ
メモリ２６からの読出しデータを出力可能である。

【００１５】次に、高速認識装置２８の詳細について、
図１、図３および図４を参照して説明する。図１に示す
ように、この高速認識装置２８は大別して、比較手段で
ある比較器３４および格納手段であるレジスタ３６から
構成される。レジスタ３６内には、ＣＰＵ２２からの比
較データが格納され、比較器３４は、このレジスタ３６
内の比較データと、ＦＩＦＯメモリ２８に書き込まれる
入力データとを、書込み信号ＷＲに従って比較し、その
比較結果を出力するものである。図３は入力データと書
込み信号ＷＲとの関係を示しており、書込み信号ＷＲの
例えば立ち上がりにて比較器３４での比較動作が行われ
る。そして、例えば比較器３４の出力が“１”である場
合にＣＰＵ２２に割り込みがかけられるようなってい
る。なお、図１に示すように、比較器３４およびレジス
タ３６をｎ（ｎは１以上の整数）組設けることができ、
入力データと比較すべきデータが複数ある場合には、２
以上の各組の比較器３４の出力に従ってＣＰＵ２２に割
り込みをかけることができる。

【００１６】比較器３４は、その構成により種々の比較
を行うことができるが、その一例として、入力データＡ
と比較データＢとが、Ａ＝Ｂである場合に限り比較器３
４の出力を“１”としてＣＰＵ２２に割り込みをかける
構成を図４に示している。

【００１７】同図において、入力データＡおよび比較デ
ータＢは共に例えば８ビットデータであり、入力データ
Ａは加算器４０の一方の入力端子に、比較データＢはイ
ンバータ４２を介して加算器４０の他方の入力端子に入
力される。この加算器４０およびインバータ４２によっ
て、（Ａ−Ｂ）の減算を実現している。すなわち、加算
器４０は、比較データＢの各ビットを反転した信号と入
力データＡとを加算し、かつ、加算器４０の有する桁上
げ機能により、最下位ビット（ＬＳＢ）に１を加算する
ことで、比較データＢの補数と入力データＡとを加算し
て、（Ａ−Ｂ）の減算を実現するものである。この加算
器４０の出力としては、最下位ビット（ＬＳＢ）となる
Ｄ0 出力から、最上位ビット（ＭＳＢ）となるＤ7 まで
の８ビットの出力が得られ、この各ビット出力Ｄ0 〜Ｄ
7 はオア論理ゲート４４に入力し、そのオア論理結果は
インバータ４６を介してＣＰＵ２２に入力されるように
なっている。入力データＡと比較データＢとが一致した
場合には、加算器４０の各ビット出力は全て“０”とな
るため、オア論理ゲート４６の出力が“０”となり、そ
の信号がインバータ４６にて反転されて“１”となり、
これによりＣＰＵ２２に割り込みがかけられることにな
る。

【００１８】次に、上記実施例装置の作用について説明
する。

【００１９】受信システム２０のＦＩＦＯメモリ２６の
メモリエリアに空きエリアがある場合には、ＣＰＵ２２
は送信システム１０側に、その旨の状態を示すＸＯＮを
出力し、送信システム１０のデータ送信部１２よりデー
タの送信が行われる。そして、このデータはデータ２４
を介して書込み信号ＷＲに従ってＦＩＦＯメモリ２６に
書き込まれることになる。この際、ＣＰＵ２２は、受信
システム２０の動作上、入力データを認識する必要があ
り、そのデータは例えば入力データの送信終了を示すエ
ンド・オブ・ファイル（ＥＯＦ）である。

【００２０】そこで、高速認識装置２８がＣＰＵ２２の
関与を受けずに、入力データの認識を高速度で行ってい
る。このために、ＣＰＵ２２は、あらかじめ高速認識装
置２８のレジスタ３６に、ＥＯＦに相当する８ビットデ
ータを記憶させておく。その後、ＦＩＦＯメモリ２６へ
の入力データの書込みが開始されると、それと並行して
加算器４０は８ビットの入力データＡと、レジスト３６
からの８ビットの比較データＢとを比較することにな
る。

【００２１】ここで、加算器４０は、８ビットの入力デ
ータＡと８ビットの比較データＢとの演算を、データＡ
に対してデータＢの補数を加算することで実現してい
る。そして、各データＡ，Ｂが一致したときには、加算
器４０の各ビット出力Ｄ0 〜Ｄ7 が全て“０”となるた
め、オア論理ゲート４４の出力が“０”となり、その反
転出力であるインバータ４６の出力が“１”となる。こ
の場合に限りＣＰＵ２２に割り込みがかけられるので、
ＣＰＵ２２はＥＯＦのデータが送信されてきたことを認
識できる。一方、入力データＡと比較データＢとが不一
致の場合は、加算器４０の各ビット出力Ｄ0 〜Ｄ7 のい
ずれか１つが必ず“１”となるため、オア論理ゲート４
４の出力も“１”となり、インバータ４６の出力が
“０”となってＣＰＵ２２に割り込みがかけられない。

【００２２】上記実施例は、比較データが１つである場
合について説明したが、比較データを複数設定して、各
比較データと一致したときにそれぞれ割り込みをかけた
い場合には、図１に示す比較器３４およびレジスタ３６
の組を複数組設け、各組の出力に基づいてＣＰＵ２２に
割り込みをかければよい。

【００２３】また、異種又は同種の連続する２つの８ビ
ットデータが入力された場合にのみＣＰＵ２２に割り込
みをかける場合には、図５のフローチャートに示すよう
に、ＣＰＵ２２の関与により１つのレジスタ３６にて比
較データの書き換えを行うこともできる。

【００２４】同図において、ＣＰＵ２２は、まずレジス
タ３６に第１の比較データを書き込む（ステップ１０
０）。次に、比較器３４において８ビットの入力データ
と８ビットの第１の比較データとを比較し（ステップ１
０２）、不一致の場合にはこのステップ１０２を繰り返
す。ステップ１０２にてデータが一致した場合には、高
速認識装置２８からＣＰＵ２２に割り込み指令が出力さ
れ（ステップ１０４）、その後ＣＰＵ２２はレジスタ３
６の内容を第２の比較データに書き換える（ステップ１
０６）。次に、比較器３４は、その後に入力されたデー
タと第２の比較データとを比較する（ステップ１０
８）。両データが不一致の場合には、高速認識装置２８
がＣＰＵ２２に対して割り込み指令を出力し（ステップ
１１０）、ＣＰＵ２２がレジスタ３６の内容を第１の比
較データに書き換えるステップ１００に戻る。ステップ
１０８にて第２の比較データと一致するデータが入力さ
れたことが判明したら、高速認識装置２８がＣＰＵ２２
に対して割り込み指令をかけ（ステップ１１２）、この
結果ＣＰＵ２２は関心データが２つ続けて入力されたこ
とを認識でき、その後に所望の処理が実現できる（ステ
ップ１１４）。

【００２５】上述した図５に示す実施例では、レジスタ
３６の内容を書き換えるたびにＣＰＵ２２が関与しなけ
ればならない。この実施例に代えて、高速認識装置２８
を図６に示すように変更することで、ＣＰＵ２２の関与
を最少限に押えることができる。図６において、高速認
識装置２８は、２種の比較データをそれぞれ記憶するこ
とができる第１，第２レジスタ３６ａ，３６ｂを有し、
さらにそのいずれか一方のレジスタ内容を択一的に比較
器３４に入力させるセレクタ５０を有する。また、比較
器３４の後段には、比較器３４の出力をクロック端子に
入力する２進カウンタ５２が設けられている。この２進
カウンタ５２の出力は２ビットとされ、その最上位ビッ
トＤ1 の出力がＣＰＵ２２への割り込み信号として利用
される。最下位ビットＤ0 の出力は、セレクタ５０への
切換え信号に供される。セレクタ５０は、Ｄ0 出力が
“０”のときには第１のレジスタ３６ａを選択し、Ｄ0
出力が“１”のときには第２のレジスタ３６ｂの出力を
選択する。

【００２６】図６に示す構成によれば、入力データがま
ず第１のレジスタ３６ａのデータと一致した場合に比較
器３６の出力が“１”となり、２進カウンタ５２にてカ
ウントアップされることになる。このとき、最上位ビッ
トＤ1 の出力は“０”であるため、ＣＰＵ２２には割り
込みがかからない。この場合は、最下位ビットＤ0 の出
力のみ“１”となるため、この信号によりセレクタ５０
が切換えられ、比較器３４には第２のレジスタ３６ｂの
内容が入力されることになる。そして、引き続いて比較
器３４の出力が“１”となった場合、すなわち入力デー
タが第２のレジスタ３６ｂの比較データと一致した場合
に、比較器３４の出力が“１”となり、２進カウンタ５
２の最上位ビットＤ1 の出力が“１”となってＣＰＵ２
２に割り込みがかかることになる。なお、第１のレジス
タ３６ｂに切り換えられた後に、次の入力データが第２
のレジスタ３６ｂの内容と不一致の場合には、カウンタ
５２をリセットすればよい。

【００２７】上記実施例では、比較器３４の比較動作と
して、入力データＡと比較データＢとが一致するか否か
を比較する場合であったが、この比較器３４への比較動
作はこれに限らず、各データＡ，Ｂの大小関係を比較す
るものでもよい。

【００２８】図７は、Ａ＜Ｂの場合にのみＣＰＵ２２に
割り込み指令をかける場合の構成例を示している。この
場合には、図４に示す加算器４０およびインバータ４２
を用い、加算器４０を９ビット出力としてその最上位ビ
ットの出力Ｄ8 をインバ−タ７０で反転させてＣＰＵ２
２への割り込み信号として利用すればよい。すなわち、
Ａ＜Ｂの場合とは、Ａ−Ｂの減算結果がマイナスの場合
であり、この場合には加算器４０の最上位ビットＤ8 の
出力が必ず“０”となる。従って、この最上位ビットＤ
8 の出力を反転させて割り込み信号とするだけでよい。

【００２９】図８は、Ａ＞Ｂの判定をする場合の構成例
を示している。この場合には、加算器４０の最下位ビッ
トに“１”を加算せずに、比較データＢをインバ−タ４
２にて反転させたデータと入力データＡを加算してい
る。この演算を行うと、Ａ＞Ｂの場合、加算器４０の最
上位ビット出力Ｄ8 が必ず“１”となる。従って、この
最上位ビットの出力Ｄ8 自体を割り込み信号とするだけ
でよい。なお、一般に加算器を用いて減算を実現する場
合には、補数を求めて最下位ビットを桁上げしている
が、桁上げをしないで最上位ビットの出力Ｄ8 によって
Ａ＞Ｂの判定が可能となり、回路が簡略化できる。

【００３０】図９は、Ａ≧Ｂの判定を行うための構成例
を示している。この場合には、図７に示す加算器４０を
そのまま用い、かつ、その最上位ビットの出力Ｄ8 を反
転するインバータ７０は不要となる。すなわち、Ａ≧Ｂ
の場合とは、Ａ−Ｂの減算をした際に、Ａ＝Ｂの場合
も、Ａ＞Ｂの場合も、その最上位ビットの出力Ｄ8 は必
ず“１”となる。従って、この最上位ビットの出力Ｄ8
によってＣＰＵ２２に割り込みをかければよい。

【００３１】図１０は、Ａ≦Ｂの判定を行う構成例を示
している。この場合には、図７に示す加算器４０にて最
下位ビットに“１”を加算しないようにすれば、図７の
構成をそのまま利用できる。すなわち、Ａ≦Ｂの場合に
は、比較データＢをインバ−タ４２で反転させたデータ
と入力データＡとを加算した時、その最上位ビットの出
力Ｄ8 は必ず“０”となる。従って、出力Ｄ8 をインバ
−タ７０で反転させることでＣＰＵ２２に割り込みをか
けることができる。図１０の場合にも、加算器４０の最
下位ビットを桁上げしないことで、最上位ビットＤ8 の
反転によってＡ≦Ｂの判定が可能となっている。

【００３２】このほか、複数の比較データＢ，Ｃをそれ
ぞれ記憶するためにレジスタ３６を２つ設け、例えばＢ
＜Ａ＜Ｃなどを判定することも可能である。また、高速
認識装置２８の比較器３４として、上述した複数種類の
比較演算を行うための構成を備えておき、例えばＣＰＵ
２２の指令に基づいて、そのうちの１つの比較演算を行
うように選択する構成としてもよい。

【００３３】このように上記実施例によれば、入力デー
タと比較データを比較することを、ＦＩＦＯメモリ２６
へのデータ書込みと並行して、しかもＣＰＵ２２の関与
を受けずに実現することができる。従って、例えば比較
句データと一致するＥＯＦを検出した後、ＣＰＵ２２が
ＦＩＦＯメモリ２６からデータを一括して読み出すこと
などが可能となり、ＣＰＵ２２の関与を最少限に止どめ
ることで処理の効率を大幅に向上することができる。ま
た、高速認識装置２８が入力データと比較データとの大
小関係に基づいてＣＰＵ２２に割り込みをかける場合と
しては、入力データが例えば８ビットの画像データであ
り、０〜２５５段階の階調データのうちのある値、例え
ば階調が２２０以上になった場合にＣＰＵ２２に割り込
みをかけること等が可能となる。

【００３４】なお、本発明では高速認識装置２８をＦＩ
ＦＯメモリに２６に付加することでデータ認識を可能と
しているが、配線を少なくして回路基板への実装を容易
とするために、高速認識装置２８及びＦＩＦＯメモリ２
６とを１チップで作製するか、あるいはＦＩＦＯメモリ
２６のうちのＦＩＦＯコントロール部のみと高速認識装
置２８とを１チップ化すると好ましい。

【００３５】また、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。上記実施例では、高速認識装置２８と組み
合わされるメモリをＦＩＦＯメモリ２６としたが、これ
に限らず、読み出し順序が定められた先入れ後出し（Ｆ
ＩＬＯ）メモリにも適用することが可能である。

【００３６】

【発明の効果】以上説明したように本発明によれば、先
入れ先出し動作あるいは先入れ後出し動作を行うメモリ
へのデータ書込みと並行して、その入力データの解析を
行うことができる。従って、メモリ内のデータの解析を
ＣＰＵなどに関与させずに高速に実現することができ
る。

【図面の簡単な説明】

【図１】本発明を適用した実施例装置の要部を示すブロ
ック図である。

【図２】実施例装置の全体構成を示すブロック図であ
る。

【図３】入力データと書込み信号との関係を示すタイミ
ングチャートである。

【図４】図１に示す比較器にて、入力データと比較デー
タとの一致，不一致を判定する回路の構成例を示すブロ
ック図である。

【図５】１つのレジスタのみを設けて複数種の比較デー
タと比較する場合の動作を説明するフローチャートであ
る。

【図６】複数のレジスタからの比較データを切り換えて
比較器に入力する構成例を示すブロック図である。

【図７】図１に示す比較器にて、入力データＡ＜比較デ
ータＢを判定する回路の構成例を示すブロック図であ
る。

【図８】図１に示す比較器にて、入力データＡ＞比較デ
ータＢの判定を行う構成例を示すブロック図である。

【図９】図１に示す比較器にて、入力データＡ≧比較デ
ータＢの判定を行う回路を説明するためのブロック図で
ある。

【図１０】図１に示す比較器にて、入力データＡ≦比較
データＢの判定を行う回路を説明するためのブロック図
である。

【図１１】ＦＩＦＯメモリ内のデータをＣＰＵにて解析
する従来動作を説明するためのフローチャートである。

【符号の説明】

２０受信システム２２ＣＰＵ２６ＦＩＦＯメモリ２８高速認識装置３０メモリ３４比較器３６，３６ａ，３６ｂレジスタ

Claims

【特許請求の範囲】

【請求項１】先入れ先出し動作あるいは先入れ後出し
動作に従ってデータの書き込み及び読み出しを行うメモ
リと、前記メモリへ書き込まれる入力データと比較すべき比較
データを格納する格納手段と、前記メモリへの書込み動作と並行して、前記入力データ
と比較データとを比較し、その比較結果を出力する比較
手段と、を有し、前記メモリからのデータ読み出し前にデータ認
識を可能としたことを特徴とするメモリシステム。
【請求項２】請求項１において、前記メモリに読出し指令する制御手段を有し、この制御
手段は前記比較手段からの比較結果を割り込み信号とし
て入力することを特徴とするメモリシステム。