JPH0611072B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH0611072B2 JPH0611072B2 JP60185066A JP18506685A JPH0611072B2 JP H0611072 B2 JPH0611072 B2 JP H0611072B2 JP 60185066 A JP60185066 A JP 60185066A JP 18506685 A JP18506685 A JP 18506685A JP H0611072 B2 JPH0611072 B2 JP H0611072B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- spare
- columns
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プロセス欠陥により発生したメモリセルア
レイの不良を救済する予備エレメントを冗長構成した半
導体不揮発性記憶装置に関するものである。
レイの不良を救済する予備エレメントを冗長構成した半
導体不揮発性記憶装置に関するものである。
マスクプログラマブルＲＯＭ(read only memory)の製造
に際し、パターン欠陥などそのプロセス要因によってメ
モリセルアレイに不良が発生することがあり、歩留り低
下の原因となっている。このため、予備のメモリセルア
レイを冗長構成してその不良を救済することが行われて
いる。従来この種の冗長構成によって不良を救済するよ
うにした半導体不揮発性記憶装置としては、例えば不良
ビットを訂正するＥＣＣ(error Ccheck-ing and correc
ting)回路を備えたもの、あるいはＦＡＭＯＳ(floating
gate ava-lanche injectionＭＯＳ）構造を有した可変
しきい値型不揮発性メモリを冗長メモリセル、即ち予備
エレメントとして備えたものが知られている。
に際し、パターン欠陥などそのプロセス要因によってメ
モリセルアレイに不良が発生することがあり、歩留り低
下の原因となっている。このため、予備のメモリセルア
レイを冗長構成してその不良を救済することが行われて
いる。従来この種の冗長構成によって不良を救済するよ
うにした半導体不揮発性記憶装置としては、例えば不良
ビットを訂正するＥＣＣ(error Ccheck-ing and correc
ting)回路を備えたもの、あるいはＦＡＭＯＳ(floating
gate ava-lanche injectionＭＯＳ）構造を有した可変
しきい値型不揮発性メモリを冗長メモリセル、即ち予備
エレメントとして備えたものが知られている。
第３図は、上記可変しきい値型不揮発性メモリを用いた
従来の半導体不揮発性記憶装置を示す構成図である。図
において、１は行(row)と列(colnmn)のマトリックス状
に配列された正規の主マスクプログラマブルメモリセル
アレイ、２はＦＡＭＯＳからなる予備行のメモリセルア
レイ、３は正規のデコーダ、４はアドレス信号が入力さ
れるアドレスバッファ、５はＦＡＭＯＳで構成された不
良アドレス記憶部、６は予備行のデコーダ、７はデータ
を読み出す読出回路、８は予備行のメモリセルアレイ２
にデータを書き込む書込回路である。
従来の半導体不揮発性記憶装置を示す構成図である。図
において、１は行(row)と列(colnmn)のマトリックス状
に配列された正規の主マスクプログラマブルメモリセル
アレイ、２はＦＡＭＯＳからなる予備行のメモリセルア
レイ、３は正規のデコーダ、４はアドレス信号が入力さ
れるアドレスバッファ、５はＦＡＭＯＳで構成された不
良アドレス記憶部、６は予備行のデコーダ、７はデータ
を読み出す読出回路、８は予備行のメモリセルアレイ２
にデータを書き込む書込回路である。
上記のように不良アドレス記憶部５及び予備行のメモリ
セルアレイ２のプログラマブルＲＯＭとしてＦＡＭＯＳ
を使用した構成の記憶装置においては、先ずメモリ・テ
スタにより書込み済の期待データと正規のメモリセルア
レイ１のデータとを試験して比較し、不良が発見されれ
ばその不良アドレスをテスタ内に蓄積する。そして、そ
の不良アドレスのメモリセルが予め備えてある予備行の
メモリセルアレイ２によって救済可能かどうかを判定す
る。ここで、もし救済可能、即ち上記不良メモリセルが
予備行のメモリセルアレイ２のメモリセルで置換可能で
あれば、その不良アドレスを不良アドレス記憶部５にプ
ログラムし、更に予備行のメモリセルアレイ２の予備行
を指定するＦＡＭＯＳで構成されている指定回路をプロ
グラムし、予備行を選択可能にする。この状態で、置換
すべき正規のメモリセルアレイ１のメモリセルの上記期
待データに対応して予備行のメモリセルアレイ２の予備
行メモリセルを選択的にプログラムする。以上の動作が
全て完了すると、正規のメモリセルアレイ１の不良メモ
リセルが予備行のメモリセルアレイ２のメモリセルに切
換えられ、不良メモリを救済することができる。
セルアレイ２のプログラマブルＲＯＭとしてＦＡＭＯＳ
を使用した構成の記憶装置においては、先ずメモリ・テ
スタにより書込み済の期待データと正規のメモリセルア
レイ１のデータとを試験して比較し、不良が発見されれ
ばその不良アドレスをテスタ内に蓄積する。そして、そ
の不良アドレスのメモリセルが予め備えてある予備行の
メモリセルアレイ２によって救済可能かどうかを判定す
る。ここで、もし救済可能、即ち上記不良メモリセルが
予備行のメモリセルアレイ２のメモリセルで置換可能で
あれば、その不良アドレスを不良アドレス記憶部５にプ
ログラムし、更に予備行のメモリセルアレイ２の予備行
を指定するＦＡＭＯＳで構成されている指定回路をプロ
グラムし、予備行を選択可能にする。この状態で、置換
すべき正規のメモリセルアレイ１のメモリセルの上記期
待データに対応して予備行のメモリセルアレイ２の予備
行メモリセルを選択的にプログラムする。以上の動作が
全て完了すると、正規のメモリセルアレイ１の不良メモ
リセルが予備行のメモリセルアレイ２のメモリセルに切
換えられ、不良メモリを救済することができる。
従来の半導体不揮発性記憶装置は以上のように構成され
ており、チップ面積が増大するなどの問題点があった。
即ち、ＦＡＭＯＳを使用した予備のメモリセルアレイ２
を備えたものにおいては、ＦＡＭＯＳへの書込に高電圧
を必要とするので、正規のメモリセルアレイ１には全く
不要な高電圧予備行書込回路８が必要となり、又その高
電圧が正規のメモリセルアレイ１にも印加される可能性
があるのでメモリセルアレイ１における拡散層の間隔を
通常よりも広くとる必要が生じ、ひいてはチップ面積を
大きくしなければならないという問題点があった。又、
ＥＣＣ回路を内蔵したものにおいても、その分チップ面
積が増大し、アクセスタイムが遅くなるという問題点が
あった。
ており、チップ面積が増大するなどの問題点があった。
即ち、ＦＡＭＯＳを使用した予備のメモリセルアレイ２
を備えたものにおいては、ＦＡＭＯＳへの書込に高電圧
を必要とするので、正規のメモリセルアレイ１には全く
不要な高電圧予備行書込回路８が必要となり、又その高
電圧が正規のメモリセルアレイ１にも印加される可能性
があるのでメモリセルアレイ１における拡散層の間隔を
通常よりも広くとる必要が生じ、ひいてはチップ面積を
大きくしなければならないという問題点があった。又、
ＥＣＣ回路を内蔵したものにおいても、その分チップ面
積が増大し、アクセスタイムが遅くなるという問題点が
あった。
この発明は、このような問題点を解決するためになされ
たもので、余分な回路を必要とせず、アクセスタイムが
早く、又チップ面積が小さく集積度の高い半導体不揮発
性記憶装置を提供することを目的としている。
たもので、余分な回路を必要とせず、アクセスタイムが
早く、又チップ面積が小さく集積度の高い半導体不揮発
性記憶装置を提供することを目的としている。
この発明の半導体不揮発性記憶装置には、複数行、複数
列にマトリックス状に配設された複数のメモリセルを有
する正規のメモリセルアレイ、この正規のメモリセルア
レイにおける複数行に配設され、それぞれが対応した行
に配設されたメモリセルに接続される複数のワード線、
上記正規のメモリセルアレイにおける複数列に配設さ
れ、それぞれが対応した列に配設されたメモリセルに接
続される複数のビット線、上記正規のメモリセルアレイ
の複数列と対応した複数列に配設され、それぞれが、対
応した列に配設されたビット線に一方の主電極が接続さ
れるトランジスタ素子と、このトランジスタ素子の他方
の主電極と所定電位が印加される線との間に接続される
多結晶シリコンリンクからなるヒューズ素子とを有する
複数の予備のメモリセルを有する予備のメモリセルアレ
イ、この予備のメモリセルアレイにおける対応した行に
配設された複数の予備のメモリセルのトランジスタ素子
における制御電極に接続される予備のワード線が備えら
れている。
列にマトリックス状に配設された複数のメモリセルを有
する正規のメモリセルアレイ、この正規のメモリセルア
レイにおける複数行に配設され、それぞれが対応した行
に配設されたメモリセルに接続される複数のワード線、
上記正規のメモリセルアレイにおける複数列に配設さ
れ、それぞれが対応した列に配設されたメモリセルに接
続される複数のビット線、上記正規のメモリセルアレイ
の複数列と対応した複数列に配設され、それぞれが、対
応した列に配設されたビット線に一方の主電極が接続さ
れるトランジスタ素子と、このトランジスタ素子の他方
の主電極と所定電位が印加される線との間に接続される
多結晶シリコンリンクからなるヒューズ素子とを有する
複数の予備のメモリセルを有する予備のメモリセルアレ
イ、この予備のメモリセルアレイにおける対応した行に
配設された複数の予備のメモリセルのトランジスタ素子
における制御電極に接続される予備のワード線が備えら
れている。
本来のメモリセルアレイに不良が発生すると、その不良
となったメモリセルは予備のメモリセルアレイに切換え
られる。その際、多結晶シリコンリンクをレーザ光で溶
断することにより予備のメモリセルが形成され、上記不
良を救済することができる。
となったメモリセルは予備のメモリセルアレイに切換え
られる。その際、多結晶シリコンリンクをレーザ光で溶
断することにより予備のメモリセルが形成され、上記不
良を救済することができる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明に係る半導体不揮発性記憶装置を示す
構成図で、従来（第３図参照）と同一部分については同
一符号を付してある。図において、１は複数行、複数列
にマスクプログラマブルメモリセルがマトリックス状に
配列された正規のメモリセルアレイ、３は正規のデコー
ダ、４はアドレス信号が入力されるアドレスバッファ、
５は上記メモリセルアレイ１に不良が発生したときその
不良アドレスを判定して記憶する不良アドレス記憶部、
６は予備行のデコーダ、７はメモリセルアレイ１のデー
タを読み出す読出回路、８は正規のメモリセルアレイ１
に隣接して備えられた予備行のメモリセルアレイで、レ
ーザ光で溶断可能なポリ（多結晶）シリコンフュージブ
ルリンクを予備のメモリセルとして構成されている。
構成図で、従来（第３図参照）と同一部分については同
一符号を付してある。図において、１は複数行、複数列
にマスクプログラマブルメモリセルがマトリックス状に
配列された正規のメモリセルアレイ、３は正規のデコー
ダ、４はアドレス信号が入力されるアドレスバッファ、
５は上記メモリセルアレイ１に不良が発生したときその
不良アドレスを判定して記憶する不良アドレス記憶部、
６は予備行のデコーダ、７はメモリセルアレイ１のデー
タを読み出す読出回路、８は正規のメモリセルアレイ１
に隣接して備えられた予備行のメモリセルアレイで、レ
ーザ光で溶断可能なポリ（多結晶）シリコンフュージブ
ルリンクを予備のメモリセルとして構成されている。
第２図は上記予備のメモリセルアレイ８の具体的構成を
示す図で、第２図(a)はセル構造、第２図(b)はその等価
回路をそれぞれ示している。図中９は拡散層、１０はコ
ンタクトホール、ＢＬ1，ＢＬ2は正規のメモリセルアレ
イ１における複数列に配設され、それぞれが対応した列
に配設されたメモリセルに接続される複数のビットライ
ン（ビット線）で、Ａ１（アルミニウム）で配設されて
いる。Ｗ1，Ｗ2は正規のワードライン（ワード線）で、
正規のメモリセルアレイ１における複数列に配設され、
それぞれが対応した行に配設されたメモリセルに接続さ
れる。ＳＷ1は予備のワードライン、Ｆ1，Ｆ2はレーザ
光で溶断可能なヒューズ溶断形の予備のポリシリコンリ
ンク、Ｑ1〜Ｑ4は正規のメモリセルで、ここではトラン
ジスタとして形成される。ＳＱ1，ＳＱ2は予備のメモリ
セルで、同様にトランジスタとして形成される。
示す図で、第２図(a)はセル構造、第２図(b)はその等価
回路をそれぞれ示している。図中９は拡散層、１０はコ
ンタクトホール、ＢＬ1，ＢＬ2は正規のメモリセルアレ
イ１における複数列に配設され、それぞれが対応した列
に配設されたメモリセルに接続される複数のビットライ
ン（ビット線）で、Ａ１（アルミニウム）で配設されて
いる。Ｗ1，Ｗ2は正規のワードライン（ワード線）で、
正規のメモリセルアレイ１における複数列に配設され、
それぞれが対応した行に配設されたメモリセルに接続さ
れる。ＳＷ1は予備のワードライン、Ｆ1，Ｆ2はレーザ
光で溶断可能なヒューズ溶断形の予備のポリシリコンリ
ンク、Ｑ1〜Ｑ4は正規のメモリセルで、ここではトラン
ジスタとして形成される。ＳＱ1，ＳＱ2は予備のメモリ
セルで、同様にトランジスタとして形成される。
上記予備のメモリセルアレイ８は、正規のメモリセルア
レイ１の複数列と対応した複数列に配設され、それぞれ
が、対応した列に配設されたビットラインに一方に主電
極が接続されるトランジスタ素子と、このトランジスタ
素子の他方の主電極と所定電位が印加される線との間に
接続される多結晶シリコンリンクからなるヒューズ素子
とを有する複数の予備のメモリセルを有している。ま
た、予備のワードラインＳＷ1は、この予備のメモリセ
ルアレイ８における対応した行に配設された複数の予備
のメモリセルのトランジスタ素子における制御電極に接
続されている。
レイ１の複数列と対応した複数列に配設され、それぞれ
が、対応した列に配設されたビットラインに一方に主電
極が接続されるトランジスタ素子と、このトランジスタ
素子の他方の主電極と所定電位が印加される線との間に
接続される多結晶シリコンリンクからなるヒューズ素子
とを有する複数の予備のメモリセルを有している。ま
た、予備のワードラインＳＷ1は、この予備のメモリセ
ルアレイ８における対応した行に配設された複数の予備
のメモリセルのトランジスタ素子における制御電極に接
続されている。
次に動作について説明する。上記本来のメモリセルアレ
イ１は、１Ｗビット若しくはそれ以上のマスクプログラ
マブルＲＯＭからなっており、半導体プロセス技術が向
上した現在でも最小加工寸法ガ２μｍ以下デ１００万素
子以上を１チップに集積すると、全てのメモリセルが良
品になるとは限らない。つまり、シリコンウエハ内の欠
陥、加工時の塵埃などの異物混入等による製造欠陥等に
より、１ビット以上の不良メモリセルを含むものが生じ
る。そこで、通常の半導体集積回路の製造プロセスに従
って一連の工程を終了したウエハは、先ずそのままの状
態で電気的特性のチェックが行われる。そして、不良メ
モリセルを含む場合には、メモリ・テスタでその不良ア
ドレスを取り込み、予め備えてある予備のメモリセルア
レイ８で置換可能かどうかを判定する。置換可能であれ
ば、上記不良アドレスを不良アドレス記憶部５のポリシ
リコンリンク等によるプログラマブル素子に書き込む。
又、予備行デコーダ６を活性化するため、予備行指定用
ＲＯＭ回路に使用する予備行をプログラムし、更に、不
良となったメモリセルを含む行に本来プログラムされて
いたデータに基づき、予備行のメモリセルアレイ８を構
成するポリシリコンリンクＦ1，Ｆ2をレーザ光でプログ
ラムする。この時、レーザ光でポリシリコンリンク
Ｆ1，Ｆ2を溶断した場合には例えば“０”が、溶断しな
い場合には“１”が予備のメモリセルに記憶されること
になる。以上の過程により、本来のメモリセルアレイ１
に発生した不良メモリセルはポリシリコンリンクＦ1，
Ｆ2からなる予備のメモリセルアレイ８に切換えられて
救済され、良品チップとなって歩留りの向上に大きく寄
与する。
イ１は、１Ｗビット若しくはそれ以上のマスクプログラ
マブルＲＯＭからなっており、半導体プロセス技術が向
上した現在でも最小加工寸法ガ２μｍ以下デ１００万素
子以上を１チップに集積すると、全てのメモリセルが良
品になるとは限らない。つまり、シリコンウエハ内の欠
陥、加工時の塵埃などの異物混入等による製造欠陥等に
より、１ビット以上の不良メモリセルを含むものが生じ
る。そこで、通常の半導体集積回路の製造プロセスに従
って一連の工程を終了したウエハは、先ずそのままの状
態で電気的特性のチェックが行われる。そして、不良メ
モリセルを含む場合には、メモリ・テスタでその不良ア
ドレスを取り込み、予め備えてある予備のメモリセルア
レイ８で置換可能かどうかを判定する。置換可能であれ
ば、上記不良アドレスを不良アドレス記憶部５のポリシ
リコンリンク等によるプログラマブル素子に書き込む。
又、予備行デコーダ６を活性化するため、予備行指定用
ＲＯＭ回路に使用する予備行をプログラムし、更に、不
良となったメモリセルを含む行に本来プログラムされて
いたデータに基づき、予備行のメモリセルアレイ８を構
成するポリシリコンリンクＦ1，Ｆ2をレーザ光でプログ
ラムする。この時、レーザ光でポリシリコンリンク
Ｆ1，Ｆ2を溶断した場合には例えば“０”が、溶断しな
い場合には“１”が予備のメモリセルに記憶されること
になる。以上の過程により、本来のメモリセルアレイ１
に発生した不良メモリセルはポリシリコンリンクＦ1，
Ｆ2からなる予備のメモリセルアレイ８に切換えられて
救済され、良品チップとなって歩留りの向上に大きく寄
与する。
なお、上記実施例では、ポリシリコンリンクＦ1，Ｆ2を
レーザ光で溶断することにより、不良となったメモリセ
ルのデータを予備行のメモリセルアレイ８に書き換えた
が、レーザ光のアニール処理によってポリシリコンリン
クの抵抗値を変化させることによりプログラム素子とし
て用いても同様の効果が得られる。
レーザ光で溶断することにより、不良となったメモリセ
ルのデータを予備行のメモリセルアレイ８に書き換えた
が、レーザ光のアニール処理によってポリシリコンリン
クの抵抗値を変化させることによりプログラム素子とし
て用いても同様の効果が得られる。
以上説明したように、この発明によれば、正規のメモリ
セルアレイに隣接してレーザ光で溶断可能な多結晶シリ
コンリンクを予備のメモリセルとする予備のメモリセル
アレイを備えたため、特別の書込回路が不要でチップ面
積を増大させることなく歩留まりを向上させることがで
き、アクセスタイムも遅くはならないという効果が得ら
れる。
セルアレイに隣接してレーザ光で溶断可能な多結晶シリ
コンリンクを予備のメモリセルとする予備のメモリセル
アレイを備えたため、特別の書込回路が不要でチップ面
積を増大させることなく歩留まりを向上させることがで
き、アクセスタイムも遅くはならないという効果が得ら
れる。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図のメモリセルアレイの具体的構成図で、第２図(a)
はセル構造を示す図、第２図(b)はその等価回路を示す
図、第３図は従来例を示す構成図である。 １……正規のメモリセルアレイ ２，８……予備行のメモリセルアレイ Ｆ1，Ｆ2……ポリ（多結晶）シリコンリンク Ｑ1，Ｑ4……正規のメモリセル ＳＱ1，ＳＱ2……予備のメモリセル なお、図中同一符号は同一又は相当部分を示す。
１図のメモリセルアレイの具体的構成図で、第２図(a)
はセル構造を示す図、第２図(b)はその等価回路を示す
図、第３図は従来例を示す構成図である。 １……正規のメモリセルアレイ ２，８……予備行のメモリセルアレイ Ｆ1，Ｆ2……ポリ（多結晶）シリコンリンク Ｑ1，Ｑ4……正規のメモリセル ＳＱ1，ＳＱ2……予備のメモリセル なお、図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】複数行、複数列にマトリックス状に配設さ
れた複数のメモリセルを有する正規のメモリセルアレ
イ、この正規のメモリセルアレイにおける複数行に配設
され、それぞれが対応した行に配設されたメモリセルに
接続される複数のワード線、上記正規のメモリセルアレ
イにおける複数列に配設され、それぞれが対応した列に
配設されたメモリセルに接続される複数のビット線、上
記正規のメモリセルアレイの複数列と対応した複数列に
配設され、それぞれが、対応した列に配設されたビット
線に一方の主電極が接続されるトランジスタ素子と、こ
のトランジスタ素子の他方の主電極と所定電位が印加さ
れる線との間に接続される多結晶シリコンリンクからな
るヒューズ素子とを有する複数の予備のメモリセルを有
する予備のメモリセルアレイ、この予備のメモリセルア
レイにおける対応した行に配設された複数の予備のメモ
リセルのトランジスタ素子における制御電極に接続され
る予備のワード線を備えた半導体不揮発性記憶装置。 - 【請求項２】予備のメモリセルアレイにおけるヒューズ
素子は、レーザ光のアニール処理によって抵抗値を変化
させて形成可能であるものであることを特徴とする特許
請求の範囲第１項記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185066A JPH0611072B2 (ja) | 1985-08-21 | 1985-08-21 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185066A JPH0611072B2 (ja) | 1985-08-21 | 1985-08-21 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245059A JPS6245059A (ja) | 1987-02-27 |
| JPH0611072B2 true JPH0611072B2 (ja) | 1994-02-09 |
Family
ID=16164208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185066A Expired - Lifetime JPH0611072B2 (ja) | 1985-08-21 | 1985-08-21 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611072B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68928112T2 (de) * | 1988-03-18 | 1997-11-20 | Toshiba Kawasaki Kk | Masken-rom mit Ersatzspeicherzellen |
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893257A (ja) * | 1981-11-30 | 1983-06-02 | Hitachi Ltd | 配線接続方法及び装置 |
| GB2129585B (en) * | 1982-10-29 | 1986-03-05 | Inmos Ltd | Memory system including a faulty rom array |
-
1985
- 1985-08-21 JP JP60185066A patent/JPH0611072B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245059A (ja) | 1987-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5124948A (en) | Mask ROM with spare memory cells | |
| JP4191355B2 (ja) | 半導体集積回路装置 | |
| EP0058049B1 (en) | Defect-remediable semiconductor integrated circuit memory with spare substitution | |
| JPH07226100A (ja) | 半導体メモリ装置 | |
| US6650567B1 (en) | Nonvolatile semiconductor memories with a NAND logic cell structure | |
| US5450360A (en) | Flash EEPROM having memory cell arrays supplied respectively with erasing voltage via transfer gates different in current capability from each other | |
| KR900006160B1 (ko) | 반도체 기억 장치 | |
| JPH0254500A (ja) | 半導体メモリセル | |
| KR960011542B1 (ko) | 반도체 메모리 장치 | |
| US6208569B1 (en) | Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device | |
| JPH01261845A (ja) | 冗長回路 | |
| JP3680725B2 (ja) | 半導体記憶装置 | |
| KR100648905B1 (ko) | 반도체 기억장치 및 반도체 기억장치의 테스트방법 | |
| JP2003187591A (ja) | 半導体記憶装置 | |
| JP2004062999A (ja) | 半導体記憶装置 | |
| JP3905091B2 (ja) | 不揮発性半導体記憶装置及びブロック冗長救済方法 | |
| JPH0611072B2 (ja) | 半導体不揮発性記憶装置 | |
| KR20110080278A (ko) | 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로 | |
| JPH09180492A (ja) | 半導体記憶装置 | |
| JPH11120788A (ja) | 半導体記憶装置及びその欠陥救済方法 | |
| JPH0997498A (ja) | 読み出し専用半導体記憶装置 | |
| JP7778205B1 (ja) | 半導体メモリ装置 | |
| JPS6266500A (ja) | 半導体記憶装置 | |
| KR100372207B1 (ko) | 반도체 메모리 장치 | |
| JPH04155959A (ja) | 半導体記憶装置 |