JPH06110769A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06110769A JPH06110769A JP4283668A JP28366892A JPH06110769A JP H06110769 A JPH06110769 A JP H06110769A JP 4283668 A JP4283668 A JP 4283668A JP 28366892 A JP28366892 A JP 28366892A JP H06110769 A JPH06110769 A JP H06110769A
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- JP
- Japan
- Prior art keywords
- data
- processor
- memory device
- control
- output
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 abstract description 4
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はミスヒットしたときに主記憶
装置のデータの読み出しと同時に、プロセッサを停止さ
せることなくメモリセルアレイ内のデータの更新を行う
ことを目的とする。 【構成】 ミスヒット用制御回路部１０はミスヒット時
にコントロール部から出力される制御信号ＣＳ，ＷＥ，
ＯＥを受け、入力データコントロール部４を活性状態に
し、センススイッチ５及び出力データコントロール部
７、制御系回路部９を非活性状態にする。したがって、
主記憶装置からプロセッサに転送されるデータはメモリ
セルアレイ３に書き込まれる。
装置のデータの読み出しと同時に、プロセッサを停止さ
せることなくメモリセルアレイ内のデータの更新を行う
ことを目的とする。 【構成】 ミスヒット用制御回路部１０はミスヒット時
にコントロール部から出力される制御信号ＣＳ，ＷＥ，
ＯＥを受け、入力データコントロール部４を活性状態に
し、センススイッチ５及び出力データコントロール部
７、制御系回路部９を非活性状態にする。したがって、
主記憶装置からプロセッサに転送されるデータはメモリ
セルアレイ３に書き込まれる。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサと主記憶装置
の中間に配設される半導体記憶装置に関する。
の中間に配設される半導体記憶装置に関する。
【０００２】
【従来の技術】従来、計算機システム等においては、図
３に示すように、プロセッサ１１と主記憶装置１３との
間に、プロセッサ１１を効率よく動作させるために半導
体記憶装置（以下、メモリ装置と称す）１２が配置され
る。
３に示すように、プロセッサ１１と主記憶装置１３との
間に、プロセッサ１１を効率よく動作させるために半導
体記憶装置（以下、メモリ装置と称す）１２が配置され
る。
【０００３】このメモリ装置１２は、プロセッサ１１で
必要とされるデータを主記憶装置１３から予め読み込ん
でおき、プロセッサ１１から要求があると、このデータ
はコントロール部１５の制御のもとでメモリ装置１２か
らデータバス１４を介してプロセッサ１１に供給され
る。しかしながら、メモリ装置１２にプロセッサ１１が
必要とするデータがない場合（この場合をミスヒットと
称し、逆の場合をヒットと称する）には、コントロール
部１５が主記憶装置１３を動作させ、プロセッサ１１に
データバス１４を介しデータを渡す。この時、メモリ装
置１２はコントロール部１５の制御信号により非動作状
態となっている。主記憶装置１３からのデータの読み出
しが終了した後にプロセッサ１１を停止し、コントロー
ル部１５の制御により前記主記憶装置１３のデータをメ
モリ装置１２に書き込み、データの更新を行う。
必要とされるデータを主記憶装置１３から予め読み込ん
でおき、プロセッサ１１から要求があると、このデータ
はコントロール部１５の制御のもとでメモリ装置１２か
らデータバス１４を介してプロセッサ１１に供給され
る。しかしながら、メモリ装置１２にプロセッサ１１が
必要とするデータがない場合（この場合をミスヒットと
称し、逆の場合をヒットと称する）には、コントロール
部１５が主記憶装置１３を動作させ、プロセッサ１１に
データバス１４を介しデータを渡す。この時、メモリ装
置１２はコントロール部１５の制御信号により非動作状
態となっている。主記憶装置１３からのデータの読み出
しが終了した後にプロセッサ１１を停止し、コントロー
ル部１５の制御により前記主記憶装置１３のデータをメ
モリ装置１２に書き込み、データの更新を行う。
【０００４】次に図２を用いて従来のメモリ装置におけ
るミスヒット時の動作を説明する。ミスヒットが発生す
るとコントロール部からの制御信号ＣＳ，ＯＥへ，ＷＥ
が制御系回路部９に入力され、その入力により制御系回
路部９で作られた出力信号によって、入力データコント
ロール部４及び出力データコントロール部７、センスス
イッチ５を非活性状態にする。したがって、メモリ装置
は書き込みや読み出しが行われない非動作状態となる。
るミスヒット時の動作を説明する。ミスヒットが発生す
るとコントロール部からの制御信号ＣＳ，ＯＥへ，ＷＥ
が制御系回路部９に入力され、その入力により制御系回
路部９で作られた出力信号によって、入力データコント
ロール部４及び出力データコントロール部７、センスス
イッチ５を非活性状態にする。したがって、メモリ装置
は書き込みや読み出しが行われない非動作状態となる。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のメモリ装置ではミスヒットが発生した時にデータの更
新を行うには、主記憶装置１３からのデータの読み出し
を完了させ、かつ、プロセッサの動作を停止させなけれ
ばならない。その結果、ミスヒット時の計算機システム
の制御が複雑になるという問題点を有していた。
のメモリ装置ではミスヒットが発生した時にデータの更
新を行うには、主記憶装置１３からのデータの読み出し
を完了させ、かつ、プロセッサの動作を停止させなけれ
ばならない。その結果、ミスヒット時の計算機システム
の制御が複雑になるという問題点を有していた。
【０００６】
【課題を解決するための手段】本発明の要旨は、プロセ
ッサと主記憶装置との間に設けられ、主記憶装置から供
給されるデータを保持しヒット時に該データをプロセッ
サに供給する半導体記憶装置において、コントロール部
から供給されるライトイネーブル信号と、チップセレク
ト信号と出力イネーブル信号の論理レベルの組合せに応
答するミスヒット用制御回路を設け、該ミスヒット用制
御回路は入力データコントロール部を活性化して主記憶
装置からプロセッサに供給されるデータをメモリセルア
レイに保持させることである。
ッサと主記憶装置との間に設けられ、主記憶装置から供
給されるデータを保持しヒット時に該データをプロセッ
サに供給する半導体記憶装置において、コントロール部
から供給されるライトイネーブル信号と、チップセレク
ト信号と出力イネーブル信号の論理レベルの組合せに応
答するミスヒット用制御回路を設け、該ミスヒット用制
御回路は入力データコントロール部を活性化して主記憶
装置からプロセッサに供給されるデータをメモリセルア
レイに保持させることである。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。１，８はアドレスバッファ、２，６はデコーダ、
３はメモリセルアレイ、４は入力データコントロール
部、５はセンススイッチ、７は出力データコントロール
部、９は制御系回路部、１０はミスヒット時のみ動作す
るミスヒット制御回路部、ＩＮ１，ＩＮ２はアドレス入
力信号、ＩＯ１は入出力データ、ＣＳ，ＯＥ，ＷＥはコ
ントロール部から出力される制御信号（チップセレクト
信号、出力イネーブル信号、ライトイネーブル信号）を
示す。
説明する。図１は本発明の一実施例を示すブロック図で
ある。１，８はアドレスバッファ、２，６はデコーダ、
３はメモリセルアレイ、４は入力データコントロール
部、５はセンススイッチ、７は出力データコントロール
部、９は制御系回路部、１０はミスヒット時のみ動作す
るミスヒット制御回路部、ＩＮ１，ＩＮ２はアドレス入
力信号、ＩＯ１は入出力データ、ＣＳ，ＯＥ，ＷＥはコ
ントロール部から出力される制御信号（チップセレクト
信号、出力イネーブル信号、ライトイネーブル信号）を
示す。
【０００８】次に、本実施例の動作を説明する。ミスヒ
ットが発生した場合には、コントロール部から出力され
る制御信号ＣＳ，ＯＥ，ＷＥにより、ミスヒット用制御
回路１０が動作し、入力データ，コントロール部１４を
活性状態にする出力信号と出力データコントロール部
７、センススイッチ５、制御系回路部９を非活性状態に
する出力信号を発生する。これらの出力信号により、出
力データコントロール部７及びセンススイッチ５、制御
系回路部９が非活性状態となり、入力データコントロー
ル部１４は活性状態となり書き込み可能な状態となる。
またアドレス入力信号ＩＮ１，２はコントロール部より
入力されているので、アドレスバッファ１，８及びデコ
ーダ２，６が動作し、メモリセルアレイ３の中の１つも
しくは複数のセルが選択され、かつ、入出力データＩＯ
１には、プロセッサと主記憶装置及び本メモリ装置を結
ぶデータバスを介して、主記憶装置からプロセッサに読
み出されるデータが入力され、主記憶装置からプロセッ
サに読み出されるデータを書き込むことができる。この
ようにミスヒットした場合においても、主記憶装置から
の読み出しが完了するのを待つことなく、また、プロセ
ッサを停止することなくデータの更新が可能となる。
ットが発生した場合には、コントロール部から出力され
る制御信号ＣＳ，ＯＥ，ＷＥにより、ミスヒット用制御
回路１０が動作し、入力データ，コントロール部１４を
活性状態にする出力信号と出力データコントロール部
７、センススイッチ５、制御系回路部９を非活性状態に
する出力信号を発生する。これらの出力信号により、出
力データコントロール部７及びセンススイッチ５、制御
系回路部９が非活性状態となり、入力データコントロー
ル部１４は活性状態となり書き込み可能な状態となる。
またアドレス入力信号ＩＮ１，２はコントロール部より
入力されているので、アドレスバッファ１，８及びデコ
ーダ２，６が動作し、メモリセルアレイ３の中の１つも
しくは複数のセルが選択され、かつ、入出力データＩＯ
１には、プロセッサと主記憶装置及び本メモリ装置を結
ぶデータバスを介して、主記憶装置からプロセッサに読
み出されるデータが入力され、主記憶装置からプロセッ
サに読み出されるデータを書き込むことができる。この
ようにミスヒットした場合においても、主記憶装置から
の読み出しが完了するのを待つことなく、また、プロセ
ッサを停止することなくデータの更新が可能となる。
【０００９】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、ミスヒットしたときにコントロール部から出力
される制御信号を受けて動作するミスヒット用制御回路
部を設けたので、ミスヒットが発生しても主記憶装置か
らのデータの読み出し完了を待つことなく、また、プロ
セッサを停止させることなくメモリセルアレイ内のデー
タの更新ができるという効果を有する。
装置は、ミスヒットしたときにコントロール部から出力
される制御信号を受けて動作するミスヒット用制御回路
部を設けたので、ミスヒットが発生しても主記憶装置か
らのデータの読み出し完了を待つことなく、また、プロ
セッサを停止させることなくメモリセルアレイ内のデー
タの更新ができるという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】従来の半導体記憶装置の構成を示すブロック
図。
図。
【図３】主記憶装置とプロセッサの中間に半導体記憶装
置が置かれて使用したときのシステム構成を示すブロッ
ク図。
置が置かれて使用したときのシステム構成を示すブロッ
ク図。
１，８ アドレスバッファ ２，６ デコーダ ３ メモリセルアレイ ４ 入力データコントロール部 ５ センススイッチ ７ 出力データコントロール部 ９ 制御系回路部 １０ ミスヒット用制御回路部 １１ プロセッサ １２ メモリ装置 １３ 主記憶装置 １４ データバス １５ コントロール部 ＩＮ１，２ アドレス入力信号 ＩＯ１ 入出力データ ＣＳ，ＷＥ，ＯＥ コントロール部から出力される制御
信号
信号
Claims (1)
- 【請求項１】 プロセッサと主記憶装置との間に設けら
れ、主記憶装置から供給されるデータを保持しヒット時
に該データをプロセッサに供給する半導体記憶装置にお
いて、コントロール部から供給されるライトイネーブル
信号と、チップセレクト信号と出力イネーブル信号の論
理レベルの組合せに応答するミスヒット用制御回路を設
け、該ミスヒット用制御回路は入力データコントロール
部を活性化して主記憶装置からプロセッサに供給される
データをメモリセルアレイに保持させることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283668A JPH06110769A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283668A JPH06110769A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110769A true JPH06110769A (ja) | 1994-04-22 |
Family
ID=17668520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283668A Pending JPH06110769A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110769A (ja) |
-
1992
- 1992-09-29 JP JP4283668A patent/JPH06110769A/ja active Pending
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