JPH0611100B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0611100B2 JPH0611100B2 JP59117741A JP11774184A JPH0611100B2 JP H0611100 B2 JPH0611100 B2 JP H0611100B2 JP 59117741 A JP59117741 A JP 59117741A JP 11774184 A JP11774184 A JP 11774184A JP H0611100 B2 JPH0611100 B2 JP H0611100B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- output state
- signal
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、出力禁止状態において、一時的に出力の低レ
ベル，高レベルを決定する回路を有する半導体集積回路
に関する。
ベル，高レベルを決定する回路を有する半導体集積回路
に関する。
（従来技術） 従来、半導体集積回路の出力回路において、出力禁止状
態例えば、リセット状態のとき、出力の低レベル（以
下、「Ｌ」という。）か高レベル（以下、「Ｈ」とい
う。）かを決定するには、第１図のように、データラッ
チ１２で「Ｌ」か「Ｈ」を保持しなければならない。そ
のデータは出力回路を制御する制御回路のプログラムに
よって指定しなければならない。さらに、そのタイミン
グもプログラムによってリセット状態かどうかを判断し
てからデータラッチ１２にデータを送らなくてはならな
い。
態例えば、リセット状態のとき、出力の低レベル（以
下、「Ｌ」という。）か高レベル（以下、「Ｈ」とい
う。）かを決定するには、第１図のように、データラッ
チ１２で「Ｌ」か「Ｈ」を保持しなければならない。そ
のデータは出力回路を制御する制御回路のプログラムに
よって指定しなければならない。さらに、そのタイミン
グもプログラムによってリセット状態かどうかを判断し
てからデータラッチ１２にデータを送らなくてはならな
い。
もし、そのプログラムでリセット状態の出力回路の
「Ｌ」，「Ｈ」が、常に同じならば、上記のような方法
を使用すると、プログラムが長くなるという欠点があっ
た。
「Ｌ」，「Ｈ」が、常に同じならば、上記のような方法
を使用すると、プログラムが長くなるという欠点があっ
た。
（発明の目的） 本発明の目的は、上記欠点を除去することにより、リセ
ット状態の出力回路の低レベルか高レベルかを決定する
回路を有し、半導体集積回路のシステムがリセット状態
になったとき自動的に出力状態が決定されるところの半
導体集積回路を提供することにある。
ット状態の出力回路の低レベルか高レベルかを決定する
回路を有し、半導体集積回路のシステムがリセット状態
になったとき自動的に出力状態が決定されるところの半
導体集積回路を提供することにある。
（発明の構成） 本発明の半導体集積回路は、リセット信号の入力により
内部データ信号と出力状態決定信号のうち該出力状態決
定信号を選択し出力バッファに送出する選択回路と、前
記出力状態決定信号を発生する出力状態決定信号発生回
路とを含み、該信号発生回路が、ゲートが接地電位に共
通接続された第１，第２の絶縁ゲート型電界効果トラン
ジスタからなり、前記第１の絶縁ゲート型電界効果トラ
ンジスタの一方の端は接地電位に他方の端は前記選択回
路の入力端にそれぞれ接続され、前記第２の絶縁ゲート
型電界効果トランジスタの一方の端は前記第１の絶縁ゲ
ート型電界効果トランジスタの他方の端に他方の端は電
源にそれぞれ接続され、かつ所定の前記出力状態決定信
号が発生されるように製造工程中において前記第１，第
２の絶縁ゲート型電界効果トランジスタのいずれか一方
をディプレッション型としたことから構成される。
内部データ信号と出力状態決定信号のうち該出力状態決
定信号を選択し出力バッファに送出する選択回路と、前
記出力状態決定信号を発生する出力状態決定信号発生回
路とを含み、該信号発生回路が、ゲートが接地電位に共
通接続された第１，第２の絶縁ゲート型電界効果トラン
ジスタからなり、前記第１の絶縁ゲート型電界効果トラ
ンジスタの一方の端は接地電位に他方の端は前記選択回
路の入力端にそれぞれ接続され、前記第２の絶縁ゲート
型電界効果トランジスタの一方の端は前記第１の絶縁ゲ
ート型電界効果トランジスタの他方の端に他方の端は電
源にそれぞれ接続され、かつ所定の前記出力状態決定信
号が発生されるように製造工程中において前記第１，第
２の絶縁ゲート型電界効果トランジスタのいずれか一方
をディプレッション型としたことから構成される。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第２図は本発明の一実施例の要部を示す回路図である。
本実施例では、リセット信号Ｒの入力により内部データ
信号Ｓと出力状態決定信号Ｃのうち出力状態決定信号Ｃ
を選択し出力バッファ１１に送出する選択回路１３と、
出力状態決定信号Ｃを発生する出力状態決定信号発生回
路１４とを含み、この信号発生回路１４が、ゲートが接
地電位に共通接続された第１，第２のＮチャネル絶縁ゲ
ート型電界効果トランジスタ（以下、IGFETという。）
Ｑ11，Ｑ12からなり、IGFETＱ11のソースは接地電位
に、ドレインは選択回路１３の入力端にそれぞれ接続さ
れ、IGFETＱ12のソースはIGFETＱ11のドレインに、ドレ
インは電源ＶDDにそれぞれ接続され、かつ「Ｈ」レベル
の出力状態決定信号Ｃが発生されるように製造工程中に
おいてIGFETＱ12をディプレッション型としたことから
構成される。
本実施例では、リセット信号Ｒの入力により内部データ
信号Ｓと出力状態決定信号Ｃのうち出力状態決定信号Ｃ
を選択し出力バッファ１１に送出する選択回路１３と、
出力状態決定信号Ｃを発生する出力状態決定信号発生回
路１４とを含み、この信号発生回路１４が、ゲートが接
地電位に共通接続された第１，第２のＮチャネル絶縁ゲ
ート型電界効果トランジスタ（以下、IGFETという。）
Ｑ11，Ｑ12からなり、IGFETＱ11のソースは接地電位
に、ドレインは選択回路１３の入力端にそれぞれ接続さ
れ、IGFETＱ12のソースはIGFETＱ11のドレインに、ドレ
インは電源ＶDDにそれぞれ接続され、かつ「Ｈ」レベル
の出力状態決定信号Ｃが発生されるように製造工程中に
おいてIGFETＱ12をディプレッション型としたことから
構成される。
第３図は本実施例の選択回路１３を示す回路図である。
この選択回路１３は、内部データ信号Ｓとインバータ１
５を介してリセット信号Ｒとが入力に接続されたＡＮＤ
ゲート１６と、リセット信号Ｒと出力状態決定信号Ｃと
が入力に接続されたＡＮＤゲート１７と、ＡＮＤゲート
１６と１７との出力が入力にその出力が出力バッファに
出力されるＮＯＲゲート１８とからなっている。
この選択回路１３は、内部データ信号Ｓとインバータ１
５を介してリセット信号Ｒとが入力に接続されたＡＮＤ
ゲート１６と、リセット信号Ｒと出力状態決定信号Ｃと
が入力に接続されたＡＮＤゲート１７と、ＡＮＤゲート
１６と１７との出力が入力にその出力が出力バッファに
出力されるＮＯＲゲート１８とからなっている。
この選択回路１３の動作は次のとおりである。
出力状態決定信号Ｃが選択される場合 リセット信号Ｒが「Ｈ」になったとき、インバータ１５
の出力は「Ｌ」となり、ＡＮＤゲート１６の出力は
「Ｌ」に固定される。このため内部データ信号Ｓは出力
バッファに伝達されない。一方ＡＮＤゲート１７の出力
はリセット信号Ｒが「Ｈ」のため、出力状態決定信号Ｃ
によって「Ｌ」，「Ｈ」が決定される。ところでＡＮＤ
ゲート１６の出力は「Ｌ」であるので、ＮＯＲゲート１
８の出力はＡＮＤゲート１７の出力によって決定され
る。
の出力は「Ｌ」となり、ＡＮＤゲート１６の出力は
「Ｌ」に固定される。このため内部データ信号Ｓは出力
バッファに伝達されない。一方ＡＮＤゲート１７の出力
はリセット信号Ｒが「Ｈ」のため、出力状態決定信号Ｃ
によって「Ｌ」，「Ｈ」が決定される。ところでＡＮＤ
ゲート１６の出力は「Ｌ」であるので、ＮＯＲゲート１
８の出力はＡＮＤゲート１７の出力によって決定され
る。
内部データ信号Ｓが選択される場合 リセット信号Ｒが「Ｌ」になったとき、上記と同様の理
由から内部データ信号Ｓが選択される。
由から内部データ信号Ｓが選択される。
次に、第２図の本実施例全体の動作について説明する。
今、半導体集積回路上のシステムがリセット状態である
と知らせる。そこでリセット信号Ｒが選択回路１３に入
力され、上記の様にして選択回路１３は出力状態決定信
号Ｃを選択して出力バッファ１１に送出する。
と知らせる。そこでリセット信号Ｒが選択回路１３に入
力され、上記の様にして選択回路１３は出力状態決定信
号Ｃを選択して出力バッファ１１に送出する。
ところで、信号発生回路１４においては、IGFETＱ11は
非導通でIGFETＱ12はディプレッション型なので導通し
ており、出力状態決定信号Ｃは「Ｈ」である。従って本
実施例においては、選択回路13の出力は「Ｌ」となり、
出力バッファ１１の出力状態は「Ｈ」となる。
非導通でIGFETＱ12はディプレッション型なので導通し
ており、出力状態決定信号Ｃは「Ｈ」である。従って本
実施例においては、選択回路13の出力は「Ｌ」となり、
出力バッファ１１の出力状態は「Ｈ」となる。
若しも、この反対に、IGFETＱ11がディプレッション
型、IGFETＱ12がエンハンスメント型に製造工程中に製
造されている場合には、出力状態決定信号Ｃは「Ｌ」と
なり、これに従い選択回路１３の出力は「Ｈ」となり、
出力バッファ１１の出力状態は「Ｌ」となる。
型、IGFETＱ12がエンハンスメント型に製造工程中に製
造されている場合には、出力状態決定信号Ｃは「Ｌ」と
なり、これに従い選択回路１３の出力は「Ｈ」となり、
出力バッファ１１の出力状態は「Ｌ」となる。
すなわち、本実施例によると、第１図の従来例における
ラッチ回路は不要となり、更にプログラムでデータを出
力回路に送ることもないので、全体のプログラムは短か
くなる。
ラッチ回路は不要となり、更にプログラムでデータを出
力回路に送ることもないので、全体のプログラムは短か
くなる。
ＲＯＭ（読み出し専用メモリ）内蔵のマイクロコンピュ
ータ回路などでは、集積回路製造時のＲＯＭデータ書き
込み工程が、ＮチャネルIGFETをディプレッション型に
変えるという方式のときには、ＲＯＭのデータと、出力
回路の状態を一度に回路中に、作り込む事ができるの
で、ＲＯＭに書き込むプログラムの内容によって出力回
路のリセット時の状態を決める事ができる。
ータ回路などでは、集積回路製造時のＲＯＭデータ書き
込み工程が、ＮチャネルIGFETをディプレッション型に
変えるという方式のときには、ＲＯＭのデータと、出力
回路の状態を一度に回路中に、作り込む事ができるの
で、ＲＯＭに書き込むプログラムの内容によって出力回
路のリセット時の状態を決める事ができる。
なお、上記実施例はIGFETとしてＮチャネル型を用いた
けれどもＰチャネル型についても本発明が適用されるこ
とは言うまでもない。
けれどもＰチャネル型についても本発明が適用されるこ
とは言うまでもない。
（発明の効果） 以上、詳細説明したとおり、本発明の半導体集積回路は
上記の構成により、リセット状態における出力回路の低
レベルか高レベルかを、従来の様にデータラッチと面倒
なプログラ制御によることなしに、半導体集積回路上の
システムがリセット状態になると、自動的に決定される
という効果を有する。
上記の構成により、リセット状態における出力回路の低
レベルか高レベルかを、従来の様にデータラッチと面倒
なプログラ制御によることなしに、半導体集積回路上の
システムがリセット状態になると、自動的に決定される
という効果を有する。
第１図は従来の半導体集積回路の一例の出力回路を示す
ブロック図、第２図は本発明の一実施例の出力回路のブ
ロック図、第３図は第２図中の選択回路の一例を示す回
路図である。 １１……出力バッファ、１２……データラッチ、１３…
…選択回路、１４……出力状態決定信号発生回路、１５
……インバータ、１６，１７……ＡＮＤゲート、１８…
…ＮＯＲゲート、Ｃ……出力状態決定信号、Ｒ……リセ
ット信号、Ｓ……内部データ信号、ＶDD……電源。
ブロック図、第２図は本発明の一実施例の出力回路のブ
ロック図、第３図は第２図中の選択回路の一例を示す回
路図である。 １１……出力バッファ、１２……データラッチ、１３…
…選択回路、１４……出力状態決定信号発生回路、１５
……インバータ、１６，１７……ＡＮＤゲート、１８…
…ＮＯＲゲート、Ｃ……出力状態決定信号、Ｒ……リセ
ット信号、Ｓ……内部データ信号、ＶDD……電源。
Claims (1)
- 【請求項１】リセット信号の入力により内部データ信号
と出力状態決定信号のうち該出力状態決定信号を選択し
出力バッファに送出する選択回路と、前記出力状態決定
信号を発生する出力状態決定信号発生回路とを含み、該
出力状態決定信号発生回路が、ゲートが第１の電位点に
共通接続された第１，第２の絶縁ゲート型電界効果トラ
ンジスタからなり、前記第１の絶縁ゲート型電界効果ト
ランジスタのソース・ドレイン路は前記第１の電位点と
前記選択回路の入力端との間に接続され、前記第２の絶
縁ゲート型電界効果トランジスタのソース・ドレイン路
は前記選択回路の入力端と第２の電位点の間に接続さ
れ、前記第１および第２の絶縁ゲート型電界効果トラン
ジスタの種類を異ならしめたことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117741A JPH0611100B2 (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117741A JPH0611100B2 (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261212A JPS60261212A (ja) | 1985-12-24 |
| JPH0611100B2 true JPH0611100B2 (ja) | 1994-02-09 |
Family
ID=14719150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117741A Expired - Lifetime JPH0611100B2 (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611100B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025832B2 (ja) * | 1980-01-21 | 1985-06-20 | シャープ株式会社 | 半導体装置におけるチツプ選択回路 |
-
1984
- 1984-06-08 JP JP59117741A patent/JPH0611100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60261212A (ja) | 1985-12-24 |
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