JPS6025832B2 - 半導体装置におけるチツプ選択回路 - Google Patents
半導体装置におけるチツプ選択回路Info
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- JPS6025832B2 JPS6025832B2 JP55005988A JP598880A JPS6025832B2 JP S6025832 B2 JPS6025832 B2 JP S6025832B2 JP 55005988 A JP55005988 A JP 55005988A JP 598880 A JP598880 A JP 598880A JP S6025832 B2 JPS6025832 B2 JP S6025832B2
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- circuit
- chip selection
- chip
- selection
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Description
【発明の詳細な説明】
本発明は半導体装置を動作させるべく選択する際の、又
は他の半導体装置と区別して選択する際のＭＯＳＦＥＴ
からなるチップ選択回路に関するものである。
は他の半導体装置と区別して選択する際のＭＯＳＦＥＴ
からなるチップ選択回路に関するものである。
近年半導体集積回路を用いて複雑な電子機器が構成され
るようになり、それに伴って集積回路装置内に蓄えられ
る情報量も多くなり、大容量のメモリ装置が要求される
ようになってきた。
るようになり、それに伴って集積回路装置内に蓄えられ
る情報量も多くなり、大容量のメモリ装置が要求される
ようになってきた。
処で大容量のメモリを１チップの半導体基板に組込んで
構成することもできるが、大容量を比較的小さい容量に
分割し容易に製造できる比較的小さい容量のメモリを複
数個用いて構成することができる。上記のような複数個
のメモリ装置が用いられる場合に限らず、複数個の半導
体装置が組み合されて電子機器等の動作が制御される場
合、設置された複数の半導体チップから情報の内容に応
じて動作される半導体装置が適宜選択されて入力情報に
対応した動作が実行され、出力信号が形成される。本発
明は上記のように複数の半導体チップが用いられた回路
において、複数チップの内から動作させるための半導体
装置を選択する選択回路を提供するもので、特にデプレ
ーションＭＯＳＦＥＴによってチップ選択のプログラム
を行うもので、次に実施例を挙げて本発明を詳細に説明
する。第１図は本発明による基本的な構成図である。本
発明の特徴は第１図の１に示す部分である。即ち２個の
ＭＯＳＦＥＴＴｒ，及びＴｒ２は夫々、ソースとドレィ
ンを節点２に於いて直列に接続し、出力線Ａと成す。Ｔ
ｒ，のドレィン３は電源Ｖｃｃに接続し、Ｔｒ２のソー
スは接地されている。又、上記ＭＯＳＦＥＴＴｒ，，Ｔ
ｒ２はゲート電極５及び６が夫々のソース２及び４に接
続され、夫々のＭＯＳＦＥＴがェンハンスメント型タイ
プで形成される場合にオフ状態となるように設計されて
いる。ただし、ＭＯＳＦＥＴＴｒ，及びＴｒ２の一方を
デプレーションタィプのＭＯＳＦＥＴで他方をェンハン
スメントタィプのＭＯＳＦＥＴで形成することにより、
節点２をＶｃｃ又はＯＶにすることが可能である。仮に
Ｔｒ，がデプレーシヨンタイプのＭ○ＳＦＥＴでＴｒ２
がエンハンスメントタイプのＭＯＳＦＥＴであると、Ｔ
で２はオフしており、節点２はＴｒ，を通してＶｃｃと
同電位となり、出力線ＡにはＶｃｃが与えられる。逆に
、Ｔｒ，がエンハンスメントタイプのＭＯＳＦＥＴでＴ
ｒ２がデプレーションタイプのＭＯＳＦＥＴである場合
Ｔｒ，はオフしており、節点２はＴｒ２を通して接地さ
れ出力線は接地レベルとなる。以上のようにＴｒ，，Ｔ
ｒ２のタイプを選ぶことによって出力線Ａに導出される
信号のレベルが決定される。尚Ｔｒ，又はＴｒ２のいず
れかがェンハンスメントタイプのＭＯＳＦＥＴで形成さ
れることにより、電源Ｖｃｃから接地線までの直流経路
が遮断されるため、リーク電流以外の電流消費は皆無で
ある。電源Ｖｃｃの極性Ｔｒ，，Ｔｒ２がＮチャンネル
ＭＯＳＦＥＴの場合は正で、ＰチャンネルＭＯＳＦＥＴ
の場合は負である。上記のようにＭＯＳＦＥＴＴｒ，及
びＴｒ２のタイプを予めプログラムに応じて決定するこ
とにより、出力線Ａに導出される信号のレベルが決定さ
れるが、このような信号のレベル設定回路により動作さ
せる半導体チップを選択するための信号が形成される。
構成することもできるが、大容量を比較的小さい容量に
分割し容易に製造できる比較的小さい容量のメモリを複
数個用いて構成することができる。上記のような複数個
のメモリ装置が用いられる場合に限らず、複数個の半導
体装置が組み合されて電子機器等の動作が制御される場
合、設置された複数の半導体チップから情報の内容に応
じて動作される半導体装置が適宜選択されて入力情報に
対応した動作が実行され、出力信号が形成される。本発
明は上記のように複数の半導体チップが用いられた回路
において、複数チップの内から動作させるための半導体
装置を選択する選択回路を提供するもので、特にデプレ
ーションＭＯＳＦＥＴによってチップ選択のプログラム
を行うもので、次に実施例を挙げて本発明を詳細に説明
する。第１図は本発明による基本的な構成図である。本
発明の特徴は第１図の１に示す部分である。即ち２個の
ＭＯＳＦＥＴＴｒ，及びＴｒ２は夫々、ソースとドレィ
ンを節点２に於いて直列に接続し、出力線Ａと成す。Ｔ
ｒ，のドレィン３は電源Ｖｃｃに接続し、Ｔｒ２のソー
スは接地されている。又、上記ＭＯＳＦＥＴＴｒ，，Ｔ
ｒ２はゲート電極５及び６が夫々のソース２及び４に接
続され、夫々のＭＯＳＦＥＴがェンハンスメント型タイ
プで形成される場合にオフ状態となるように設計されて
いる。ただし、ＭＯＳＦＥＴＴｒ，及びＴｒ２の一方を
デプレーションタィプのＭＯＳＦＥＴで他方をェンハン
スメントタィプのＭＯＳＦＥＴで形成することにより、
節点２をＶｃｃ又はＯＶにすることが可能である。仮に
Ｔｒ，がデプレーシヨンタイプのＭ○ＳＦＥＴでＴｒ２
がエンハンスメントタイプのＭＯＳＦＥＴであると、Ｔ
で２はオフしており、節点２はＴｒ，を通してＶｃｃと
同電位となり、出力線ＡにはＶｃｃが与えられる。逆に
、Ｔｒ，がエンハンスメントタイプのＭＯＳＦＥＴでＴ
ｒ２がデプレーションタイプのＭＯＳＦＥＴである場合
Ｔｒ，はオフしており、節点２はＴｒ２を通して接地さ
れ出力線は接地レベルとなる。以上のようにＴｒ，，Ｔ
ｒ２のタイプを選ぶことによって出力線Ａに導出される
信号のレベルが決定される。尚Ｔｒ，又はＴｒ２のいず
れかがェンハンスメントタイプのＭＯＳＦＥＴで形成さ
れることにより、電源Ｖｃｃから接地線までの直流経路
が遮断されるため、リーク電流以外の電流消費は皆無で
ある。電源Ｖｃｃの極性Ｔｒ，，Ｔｒ２がＮチャンネル
ＭＯＳＦＥＴの場合は正で、ＰチャンネルＭＯＳＦＥＴ
の場合は負である。上記のようにＭＯＳＦＥＴＴｒ，及
びＴｒ２のタイプを予めプログラムに応じて決定するこ
とにより、出力線Ａに導出される信号のレベルが決定さ
れるが、このような信号のレベル設定回路により動作さ
せる半導体チップを選択するための信号が形成される。
即ち第１図に示された１対のＭＯＳＦＥＴの節点２から
出される予めプログラムされたレベルＡと、電子機器の
半導体回路の制御動作に基いて形成されるチップ選択信
号７とを排他的論理和回路８に入力し次表に示す真理値
表に従い、排他的論理和回路出力９が“０”か“１”か
により、出力Ｑが与えられる半導体チップの選択、非選
択が区別される。つまりチップ選択信号を高レベルで選
択するアクティブ／・ィの信号とするか、又は低レベル
で選択するアクティブローの信号とするかを第１図の回
路１のＴｒ，かＴｒ２をデプレーションタイプのＭＯＳ
ＦＥＴとすることにより選択している。
出される予めプログラムされたレベルＡと、電子機器の
半導体回路の制御動作に基いて形成されるチップ選択信
号７とを排他的論理和回路８に入力し次表に示す真理値
表に従い、排他的論理和回路出力９が“０”か“１”か
により、出力Ｑが与えられる半導体チップの選択、非選
択が区別される。つまりチップ選択信号を高レベルで選
択するアクティブ／・ィの信号とするか、又は低レベル
で選択するアクティブローの信号とするかを第１図の回
路１のＴｒ，かＴｒ２をデプレーションタイプのＭＯＳ
ＦＥＴとすることにより選択している。
尚、論理“０”及び“１”はＴｒ，とＴｒ２がＮチヤン
ネルのＭＯＳＦＥＴ或いはＰチャンネルＭＯＳＦＥＴか
により正論理、負論理を使い分ければ良い。第１図に示
す選択回路によると、多数の半導体装置に対し容易に選
択方式の拡張が可能である。
ネルのＭＯＳＦＥＴ或いはＰチャンネルＭＯＳＦＥＴか
により正論理、負論理を使い分ければ良い。第１図に示
す選択回路によると、多数の半導体装置に対し容易に選
択方式の拡張が可能である。
つまりチップ選択信号７を増すことにより、２倍ずつ選
択可能な半導体装置が増え、又、各半導体装置専用のチ
ップ選択信号ラインが不要となり、共通のチップ選択信
号ラインが使用できる。第２図に拡張して応用例を示す
。本実施例においては４個の半導体装置１１，１２，１
３及び１４が設けられて、２本のチップ選択信号ライン
１５及び１６に与えられる信号と各半導体装置の選択回
路に予めプログラムされた内容に基いて、動作されるチ
ップが選択される。即ち第２図の半導体装置１ １はＴ
ｒ，．，Ｔｒ，３がデプレーションタイプのＭＯＳＦＥ
Ｔでチップ選択信号ラインＣＳ。／ｃｓ。，Ｓ，／ｃｓ
，が共に低レベルで選択され、半導体装置１ ２はＴｒ
，５，Ｔｒ，８がデプレーシヨンタイプのＭＯＳＦＥＴ
でＣＳ。／ｃｓ。が高レベル、ＣＳ，／ｃｓ，が低レベ
ルで選択され、半導体装置１３はＴｒ２ｏ，Ｔｒ２，が
デブレーシヨンタイプのＭＯＳＦＥＴで、Ｃ８０／ｃｓ
。が低レベル、ＣＳ，／ｃｓ，が高レベルで選択され、
半導体装置１４はＴｒ２４，Ｔｒ２６がデプレーション
タィブのＭＯＳＦＥＴでＣ３ｏ／ｃｓｏ，ＣＳ，／ｃｓ
，が共に高レベルで選択される。第２図に於いては、Ｔ
ｒ，】〜Ｔｒ２６がＮチャンネルＭＯＳＦＥＴで、正論
理を用いた場合で、各半導体装置の選択回路の節点Ｑ，
．〜Ｑ，４のうち、高レベルを出力する半導体装置が選
択される。上記実施例はチップ選択のためのプログラム
回路を、直列に接続された１対のＭＯＳＦＥＴを用いて
構成し、電流消費のない回路を挙げたが、僅かな電流消
費が許容される場合には、第３図ａに示す如くＭＯＳＦ
ＥＴＴｒ２を残してＭＯＳＦＥＴＴｒ，をプルアップ抵
抗に置き換えるか、或いはｂに示す如くＭＯＳＦＥＴＴ
ｒ，を残してＭＯＳＦＥＴＴｒ２をプルダウン抵抗に置
き換えて実施することもできる。
択可能な半導体装置が増え、又、各半導体装置専用のチ
ップ選択信号ラインが不要となり、共通のチップ選択信
号ラインが使用できる。第２図に拡張して応用例を示す
。本実施例においては４個の半導体装置１１，１２，１
３及び１４が設けられて、２本のチップ選択信号ライン
１５及び１６に与えられる信号と各半導体装置の選択回
路に予めプログラムされた内容に基いて、動作されるチ
ップが選択される。即ち第２図の半導体装置１ １はＴ
ｒ，．，Ｔｒ，３がデプレーションタイプのＭＯＳＦＥ
Ｔでチップ選択信号ラインＣＳ。／ｃｓ。，Ｓ，／ｃｓ
，が共に低レベルで選択され、半導体装置１ ２はＴｒ
，５，Ｔｒ，８がデプレーシヨンタイプのＭＯＳＦＥＴ
でＣＳ。／ｃｓ。が高レベル、ＣＳ，／ｃｓ，が低レベ
ルで選択され、半導体装置１３はＴｒ２ｏ，Ｔｒ２，が
デブレーシヨンタイプのＭＯＳＦＥＴで、Ｃ８０／ｃｓ
。が低レベル、ＣＳ，／ｃｓ，が高レベルで選択され、
半導体装置１４はＴｒ２４，Ｔｒ２６がデプレーション
タィブのＭＯＳＦＥＴでＣ３ｏ／ｃｓｏ，ＣＳ，／ｃｓ
，が共に高レベルで選択される。第２図に於いては、Ｔ
ｒ，】〜Ｔｒ２６がＮチャンネルＭＯＳＦＥＴで、正論
理を用いた場合で、各半導体装置の選択回路の節点Ｑ，
．〜Ｑ，４のうち、高レベルを出力する半導体装置が選
択される。上記実施例はチップ選択のためのプログラム
回路を、直列に接続された１対のＭＯＳＦＥＴを用いて
構成し、電流消費のない回路を挙げたが、僅かな電流消
費が許容される場合には、第３図ａに示す如くＭＯＳＦ
ＥＴＴｒ２を残してＭＯＳＦＥＴＴｒ，をプルアップ抵
抗に置き換えるか、或いはｂに示す如くＭＯＳＦＥＴＴ
ｒ，を残してＭＯＳＦＥＴＴｒ２をプルダウン抵抗に置
き換えて実施することもできる。
尚上記プルアップ抵抗、プルダゥン抵抗は、多結晶シリ
コン抵抗或いは拡散抵抗、高オン抵抗のェンハンスメン
トタィプＭＯＳＦＥＴ、高オン抵抗のデプレーションタ
ィプＭＯＳＦＥＴ等を利用し得る。以上のように本発明
によれば、同種の半導体装置を選択する場合、特に半導
体メモリの場合はチップ選択信号をアドレス信号と同等
に取り扱うことができるため、メモリの拡張には効果的
である。更に、本発明は選択回路内のＭＯＳＦＥＴがデ
プレーションタイプ又はェンハンスメントタイプかで、
チップ選択信号の“１”，“０”をプログラムする選択
方式であるので、メモリＭＯＳＦＥＴのエンハンスメン
トタイプ、デプレーシヨソタイプで“１”，“０”を判
別するマスクＲＯＭの場合、メモリＭＯＳＦＥＴと同じ
チャンネルのＭＯＳＦＥＴを選択回路として用いること
により、同じ一枚のマスクを使用することによってＲＯ
Ｍデータとチップ選択用のデータを書き込むことが出来
る。特に多量の情報を数個のＲＯＭで分担させる場合、
本発明は、ェンハンスメントタィブおよびデプレーショ
ンタィプの別により固定データを判別する方式のマスク
ＲＯＭを使用することができ、１枚のマスク変更で、Ｒ
ＯＭ変更とチップ選択用のプログラム変更が可能となり
、多数個のＲＯＭの処理にも最も効果を発揮する。
コン抵抗或いは拡散抵抗、高オン抵抗のェンハンスメン
トタィプＭＯＳＦＥＴ、高オン抵抗のデプレーションタ
ィプＭＯＳＦＥＴ等を利用し得る。以上のように本発明
によれば、同種の半導体装置を選択する場合、特に半導
体メモリの場合はチップ選択信号をアドレス信号と同等
に取り扱うことができるため、メモリの拡張には効果的
である。更に、本発明は選択回路内のＭＯＳＦＥＴがデ
プレーションタイプ又はェンハンスメントタイプかで、
チップ選択信号の“１”，“０”をプログラムする選択
方式であるので、メモリＭＯＳＦＥＴのエンハンスメン
トタイプ、デプレーシヨソタイプで“１”，“０”を判
別するマスクＲＯＭの場合、メモリＭＯＳＦＥＴと同じ
チャンネルのＭＯＳＦＥＴを選択回路として用いること
により、同じ一枚のマスクを使用することによってＲＯ
Ｍデータとチップ選択用のデータを書き込むことが出来
る。特に多量の情報を数個のＲＯＭで分担させる場合、
本発明は、ェンハンスメントタィブおよびデプレーショ
ンタィプの別により固定データを判別する方式のマスク
ＲＯＭを使用することができ、１枚のマスク変更で、Ｒ
ＯＭ変更とチップ選択用のプログラム変更が可能となり
、多数個のＲＯＭの処理にも最も効果を発揮する。
第１図は本発明の実施例を示す基本的な回路図、第２図
は本発明の応用例を示す回路図、第３図ａ，ｂは他の実
施例を示す回路図である。 Ｔｒ，，Ｔｒ２：ＭＯＳＦＥＴ、２：節点、５，６・・
・ゲート電極、１１，１２，１３，１４：半導体装置。
第′図 第３図 図 〜 職
は本発明の応用例を示す回路図、第３図ａ，ｂは他の実
施例を示す回路図である。 Ｔｒ，，Ｔｒ２：ＭＯＳＦＥＴ、２：節点、５，６・・
・ゲート電極、１１，１２，１３，１４：半導体装置。
第′図 第３図 図 〜 職
Claims (1)
- １ 複数チツプの半導体メモリ回路から１つのメモリチ
ツプを選択する回路において、 電源間に直列接続され
たエンハンスメント型ＭＯＳＦＥＴ及びデプレーシヨン
型ＭＯＳＦＥＴと、 上記両ＭＯＳＦＥＴの結合点の信
号が一方に入力され、他方にチツプアドレス信号が与え
らてチツプ選択信号を出力する排他的論理和回路とを備
えてなり、 上記デプレーシヨン型ＭＯＳＦＥＴによつ
て半導体メモリチツプの選択がプログラムされているこ
とを特徴とする半導体装置におけるチツプ選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55005988A JPS6025832B2 (ja) | 1980-01-21 | 1980-01-21 | 半導体装置におけるチツプ選択回路 |
| US06/226,762 US4482822A (en) | 1980-01-21 | 1981-01-21 | Semiconductor chip selection circuit having programmable level control circuitry using enhancement/depletion-mode MOS devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55005988A JPS6025832B2 (ja) | 1980-01-21 | 1980-01-21 | 半導体装置におけるチツプ選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105385A JPS56105385A (en) | 1981-08-21 |
| JPS6025832B2 true JPS6025832B2 (ja) | 1985-06-20 |
Family
ID=11626169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55005988A Expired JPS6025832B2 (ja) | 1980-01-21 | 1980-01-21 | 半導体装置におけるチツプ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025832B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894192A (ja) * | 1981-11-27 | 1983-06-04 | Sharp Corp | Ｐｒｏｍ回路 |
| JPH0611100B2 (ja) * | 1984-06-08 | 1994-02-09 | 日本電気株式会社 | 半導体集積回路 |
-
1980
- 1980-01-21 JP JP55005988A patent/JPS6025832B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105385A (en) | 1981-08-21 |
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