JPH06112204A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06112204A JPH06112204A JP26183892A JP26183892A JPH06112204A JP H06112204 A JPH06112204 A JP H06112204A JP 26183892 A JP26183892 A JP 26183892A JP 26183892 A JP26183892 A JP 26183892A JP H06112204 A JPH06112204 A JP H06112204A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 10
- 239000011248 coating agent Substances 0.000 abstract description 5
- 238000000576 coating method Methods 0.000 abstract description 5
- 238000007747 plating Methods 0.000 abstract description 5
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 4
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000004381 surface treatment Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 abstract 1
- 230000001788 irregular Effects 0.000 abstract 1
- 229910017604 nitric acid Inorganic materials 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008602 contraction Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体装置におけるＡｕ配線と絶縁膜の剥が
れを防ぐ。 【構成】 半導体基板１００上のＡｕ配線２００の表面
に凹凸を形成することにより、密着面積及び密着強度を
増加させＡｕ配線２００と絶縁膜３００の剥がれを防
ぐ。
れを防ぐ。 【構成】 半導体基板１００上のＡｕ配線２００の表面
に凹凸を形成することにより、密着面積及び密着強度を
増加させＡｕ配線２００と絶縁膜３００の剥がれを防
ぐ。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
Ａｕ配線の表面の形状に関する。
Ａｕ配線の表面の形状に関する。
【０００２】
【従来の技術】従来例を図５（ａ）〜（ｃ）を参照して
説明する。まず半導体装置が形成された基板１００上に
Ａｕ配線２００を形成する。この時、Ａｕ配線２００を
メッキ法にて形成すると、Ａｕ配線表面には図５（ａ）
のように凹凸が生じる。
説明する。まず半導体装置が形成された基板１００上に
Ａｕ配線２００を形成する。この時、Ａｕ配線２００を
メッキ法にて形成すると、Ａｕ配線表面には図５（ａ）
のように凹凸が生じる。
【０００３】次にＡｕ配線２００にＮ2 雰囲気中で３０
０〜４００℃で３０〜６０分程度の熱処理を施す。メッ
キ法にて形成されたＡｕは熱処理を行うと、体積収縮を
起こし、さらに表面の凹凸が緩和され、図５（ｂ）のよ
うに滑らかな表面形状となる。熱処理前にＡｕ配線上に
絶縁膜を形成すると、後工程の熱処理によりＡｕ配線が
収縮して、Ａｕ配線上の絶縁膜が剥がれてしまうので、
通常は熱処理を施しＡｕ配線を収縮させてから絶縁膜を
形成する。
０〜４００℃で３０〜６０分程度の熱処理を施す。メッ
キ法にて形成されたＡｕは熱処理を行うと、体積収縮を
起こし、さらに表面の凹凸が緩和され、図５（ｂ）のよ
うに滑らかな表面形状となる。熱処理前にＡｕ配線上に
絶縁膜を形成すると、後工程の熱処理によりＡｕ配線が
収縮して、Ａｕ配線上の絶縁膜が剥がれてしまうので、
通常は熱処理を施しＡｕ配線を収縮させてから絶縁膜を
形成する。
【０００４】次にＣＶＤ法等でＳｉＯあるいはＳｉＮ等
の無機膜を形成するか、有機あるいは無機の塗布膜を形
成して絶縁膜３００とする。このとき図５（ｃ）のよう
にＡｕ配線上の絶縁膜の剥がれ４００が発生する。
の無機膜を形成するか、有機あるいは無機の塗布膜を形
成して絶縁膜３００とする。このとき図５（ｃ）のよう
にＡｕ配線上の絶縁膜の剥がれ４００が発生する。
【０００５】
【発明が解決しようとする課題】前述した従来例におい
て、Ａｕ表面形状が滑らかになりＡｕ配線と絶縁膜の密
着面積及び密着強度が低下することにより、Ａｕ配線上
の絶縁膜の剥がれが発生し、歩留低下を招くという問題
点を有する。
て、Ａｕ表面形状が滑らかになりＡｕ配線と絶縁膜の密
着面積及び密着強度が低下することにより、Ａｕ配線上
の絶縁膜の剥がれが発生し、歩留低下を招くという問題
点を有する。
【０００６】本発明の目的は、Ａｕ配線と絶縁膜の剥が
れを防止した半導体装置及びその製造方法を提供するこ
とにある。
れを防止した半導体装置及びその製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、Ａｕ配線を有する半導
体装置であって、Ａｕ配線は、絶縁膜で被覆された表面
に絶縁膜との密着面積及び密着強度を増加させるための
凹凸を有するものである。
め、本発明に係る半導体装置は、Ａｕ配線を有する半導
体装置であって、Ａｕ配線は、絶縁膜で被覆された表面
に絶縁膜との密着面積及び密着強度を増加させるための
凹凸を有するものである。
【０００８】また、前記Ａｕ配線上に、０．２μｍ以上
の深さのホールを有するものである。
の深さのホールを有するものである。
【０００９】また、本発明に係る半導体装置の製造方法
は、Ａｕ配線工程と、熱処理工程と、凹凸処理工程と、
絶縁膜形成工程とを有し、半導体装置にＡｕ配線を形成
する半導体装置の製造方法であって、Ａｕ配線工程は、
少なくとも半導体基板上にＡｕ配線を形成するものであ
り、熱処理工程は、前記Ａｕ配線に熱処理を施すもので
あり、凹凸処理工程は、熱処理された前記Ａｕ配線の表
面に凹凸を形成するものであり、絶縁膜形成工程は、凹
凸が形成されたＡｕ配線上に絶縁膜を形成するものであ
る。
は、Ａｕ配線工程と、熱処理工程と、凹凸処理工程と、
絶縁膜形成工程とを有し、半導体装置にＡｕ配線を形成
する半導体装置の製造方法であって、Ａｕ配線工程は、
少なくとも半導体基板上にＡｕ配線を形成するものであ
り、熱処理工程は、前記Ａｕ配線に熱処理を施すもので
あり、凹凸処理工程は、熱処理された前記Ａｕ配線の表
面に凹凸を形成するものであり、絶縁膜形成工程は、凹
凸が形成されたＡｕ配線上に絶縁膜を形成するものであ
る。
【００１０】また、前記半導体装置の製造方法であっ
て、前記Ａｕ配線上に、０．２μｍ以上の深さのホール
を形成する工程を付加したものである。
て、前記Ａｕ配線上に、０．２μｍ以上の深さのホール
を形成する工程を付加したものである。
【００１１】
【作用】半導体基板１００上のＡｕ配線２００の表面に
凹凸を形成することにより、密着面積及び密着強度を増
加させＡｕ配線１００と絶縁膜３００の剥がれを防ぐ。
凹凸を形成することにより、密着面積及び密着強度を増
加させＡｕ配線１００と絶縁膜３００の剥がれを防ぐ。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】（実施例１）図１，図２は、本発明の実施
例１を工程順に示す断面図である。まず図１（ａ）のよ
うに、半導体装置が形成された基板１００上にＡｕ配線
２００をメッキ法等で形成する。次にＡｕ配線２００に
Ｎ2 雰囲気中で３００〜４００℃、３０〜６０分程度の
熱処理を施すと、図１（ｂ）のようにＡｕ表面の凹凸が
緩和され、滑らかな表面形状となる。
例１を工程順に示す断面図である。まず図１（ａ）のよ
うに、半導体装置が形成された基板１００上にＡｕ配線
２００をメッキ法等で形成する。次にＡｕ配線２００に
Ｎ2 雰囲気中で３００〜４００℃、３０〜６０分程度の
熱処理を施すと、図１（ｂ）のようにＡｕ表面の凹凸が
緩和され、滑らかな表面形状となる。
【００１４】次にＨＮＯ3 ：ＨＣｌ：Ｈ2 Ｏ＝１：３：
１０程度の希釈王水にて１〜２分程度の表面処理を行う
と、Ａｕ表面の微細な凹凸が強調され図２（ｃ）のよう
にＡｕ配線２００の表面に凹凸が形成される。その上に
ＣＶＤ法等でＳｉＯあるいはＳｉＮ等の無機膜を形成す
るか、有機あるいは無機の塗布膜を形成して絶縁膜３０
０とする。図２（ｄ）は、ＣＶＤ−ＳｉＯを形成した場
合である。
１０程度の希釈王水にて１〜２分程度の表面処理を行う
と、Ａｕ表面の微細な凹凸が強調され図２（ｃ）のよう
にＡｕ配線２００の表面に凹凸が形成される。その上に
ＣＶＤ法等でＳｉＯあるいはＳｉＮ等の無機膜を形成す
るか、有機あるいは無機の塗布膜を形成して絶縁膜３０
０とする。図２（ｄ）は、ＣＶＤ−ＳｉＯを形成した場
合である。
【００１５】このとき、Ａｕ配線１００の表面の凹凸に
より、Ａｕと絶縁膜の密着面積および密着強度が増加し
て、Ａｕ配線上の絶縁膜の剥がれが抑えられる。
より、Ａｕと絶縁膜の密着面積および密着強度が増加し
て、Ａｕ配線上の絶縁膜の剥がれが抑えられる。
【００１６】従来の剥がれの発生率は、５０μｍ以上の
幅を持ったＡｕ配線上の絶縁膜では８０％以上、５０μ
ｍ以下〜１μｍ程度の幅のＡｕ配線上でも３０％程度あ
ったが、本実施例では剥がれの発生率を、Ａｕ配線の幅
に関係なく、１０％以下に抑えることができる。
幅を持ったＡｕ配線上の絶縁膜では８０％以上、５０μ
ｍ以下〜１μｍ程度の幅のＡｕ配線上でも３０％程度あ
ったが、本実施例では剥がれの発生率を、Ａｕ配線の幅
に関係なく、１０％以下に抑えることができる。
【００１７】（実施例２）図３，図４は、本発明の実施
例２を工程順に示す断面図である。まず図３（ａ）のよ
うに、半導体装置が形成された基板１００上にＡｕ配線
２００をメッキ法等で形成する。次にＡｕ配線２００に
Ｎ2 雰囲気中で３００〜４００℃、３０〜６０分程度の
熱処理を施すと、図３（ｂ）のようにＡｕ表面の凹凸が
緩和され、滑らかな表面形状となる。
例２を工程順に示す断面図である。まず図３（ａ）のよ
うに、半導体装置が形成された基板１００上にＡｕ配線
２００をメッキ法等で形成する。次にＡｕ配線２００に
Ｎ2 雰囲気中で３００〜４００℃、３０〜６０分程度の
熱処理を施すと、図３（ｂ）のようにＡｕ表面の凹凸が
緩和され、滑らかな表面形状となる。
【００１８】次に、Ａｕ配線１００上にレジストあるい
は絶縁膜をパターニングして、それをマスクとしてＡｕ
のエッチングを行い、図３（ｃ）のようにＡｕ配線を開
口し、０．２μｍ以上の深さのホール２０１を形成す
る。
は絶縁膜をパターニングして、それをマスクとしてＡｕ
のエッチングを行い、図３（ｃ）のようにＡｕ配線を開
口し、０．２μｍ以上の深さのホール２０１を形成す
る。
【００１９】次にＨＮＯ3 ：ＨＣｌ：Ｈ2 Ｏ＝１：３：
１０程度の希釈王水にて１〜２分程度の表面処理を行う
と、Ａｕ表面の微細な凹凸が強調され図４（ｄ）のよう
にＡｕ配線表面に凹凸が形成される。その上にＣＶＤ法
等でＳｉＯあるいはＳｉＮ等の無機膜を形成するか、有
機あるいは無機の塗布膜を形成して絶縁膜３００とす
る。図４（ｅ）は、有機塗布膜を形成した場合である。
１０程度の希釈王水にて１〜２分程度の表面処理を行う
と、Ａｕ表面の微細な凹凸が強調され図４（ｄ）のよう
にＡｕ配線表面に凹凸が形成される。その上にＣＶＤ法
等でＳｉＯあるいはＳｉＮ等の無機膜を形成するか、有
機あるいは無機の塗布膜を形成して絶縁膜３００とす
る。図４（ｅ）は、有機塗布膜を形成した場合である。
【００２０】このとき、Ａｕ配線表面のホール及び凹凸
により、実施例１よりもさらにＡｕと絶縁膜の密着面積
および密着強度が増加して、Ａｕ配線上の絶縁膜の剥が
れが抑えられる。特に２０μｍ以上の幅のＡｕ配線上で
は、剥がれの発生率を１％以下に抑えることができる。
により、実施例１よりもさらにＡｕと絶縁膜の密着面積
および密着強度が増加して、Ａｕ配線上の絶縁膜の剥が
れが抑えられる。特に２０μｍ以上の幅のＡｕ配線上で
は、剥がれの発生率を１％以下に抑えることができる。
【００２１】
【発明の効果】以上説明したように本発明は、Ａｕ配線
の表面に凹凸が形成されているため、Ａｕと絶縁膜の密
着面積及び密着強度が増加して、Ａｕ配線上の絶縁膜の
剥がれを防止でき、歩留が向上するという効果がある。
の表面に凹凸が形成されているため、Ａｕと絶縁膜の密
着面積及び密着強度が増加して、Ａｕ配線上の絶縁膜の
剥がれを防止でき、歩留が向上するという効果がある。
【図１】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図３】本発明の実施例２を工程順に示す断面図であ
る。
る。
【図４】本発明の実施例２を工程順に示す断面図であ
る。
る。
【図５】従来例を工程順に示す断面図である。
１００ 基板 ２００ Ａｕ配線 ２０１ ホール ３００ 絶縁膜 ４００ 絶縁膜の剥がれ
Claims (4)
- 【請求項１】 Ａｕ配線を有する半導体装置であって、 Ａｕ配線は、絶縁膜で被覆された表面に絶縁膜との密着
面積及び密着強度を増加させるための凹凸を有するもの
であることを特徴とする半導体装置。 - 【請求項２】 前記Ａｕ配線上に、０．２μｍ以上の深
さのホールを有することを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 Ａｕ配線工程と、熱処理工程と、凹凸処
理工程と、絶縁膜形成工程とを有し、半導体装置にＡｕ
配線を形成する半導体装置の製造方法であって、 Ａｕ配線工程は、少なくとも半導体基板上にＡｕ配線を
形成するものであり、 熱処理工程は、前記Ａｕ配線に熱処理を施すものであ
り、 凹凸処理工程は、熱処理された前記Ａｕ配線の表面に凹
凸を形成するものであり、 絶縁膜形成工程は、凹凸が形成されたＡｕ配線上に絶縁
膜を形成するものであることを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
であって、前記Ａｕ配線上に、０．２μｍ以上の深さの
ホールを形成する工程を付加したことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261838A JP3049964B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261838A JP3049964B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112204A true JPH06112204A (ja) | 1994-04-22 |
| JP3049964B2 JP3049964B2 (ja) | 2000-06-05 |
Family
ID=17367450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261838A Expired - Fee Related JP3049964B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049964B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858936B2 (en) | 2002-07-01 | 2005-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having an improved construction in the interlayer insulating film |
| KR100892338B1 (ko) * | 2007-10-31 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN108028234A (zh) * | 2015-12-04 | 2018-05-11 | 瑞萨电子株式会社 | 半导体芯片、半导体器件以及电子器件 |
| CN108300999A (zh) * | 2017-01-11 | 2018-07-20 | 佛山市同心珠宝首饰有限公司 | 一种黄金饰品表面处理液及其处理方法 |
-
1992
- 1992-09-30 JP JP4261838A patent/JP3049964B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858936B2 (en) | 2002-07-01 | 2005-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having an improved construction in the interlayer insulating film |
| US7144804B2 (en) | 2002-07-01 | 2006-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100892338B1 (ko) * | 2007-10-31 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN108028234A (zh) * | 2015-12-04 | 2018-05-11 | 瑞萨电子株式会社 | 半导体芯片、半导体器件以及电子器件 |
| CN108028234B (zh) * | 2015-12-04 | 2021-12-31 | 瑞萨电子株式会社 | 半导体芯片、半导体器件以及电子器件 |
| CN108300999A (zh) * | 2017-01-11 | 2018-07-20 | 佛山市同心珠宝首饰有限公司 | 一种黄金饰品表面处理液及其处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049964B2 (ja) | 2000-06-05 |
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| Date | Code | Title | Description |
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