JPH06112211A - バンプ形成方法 - Google Patents
バンプ形成方法Info
- Publication number
- JPH06112211A JPH06112211A JP4280908A JP28090892A JPH06112211A JP H06112211 A JPH06112211 A JP H06112211A JP 4280908 A JP4280908 A JP 4280908A JP 28090892 A JP28090892 A JP 28090892A JP H06112211 A JPH06112211 A JP H06112211A
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- JP
- Japan
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- bump
- semiconductor element
- forming method
- bumps
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
Landscapes
- Wire Bonding (AREA)
- Dicing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体素子を配線基板へ実装する際、接続部
を明瞭に観察できて、位置ずれすることなく迅速且つ正
確に接続できるようにしたバンプの形成方法。 【構成】 ウェハー上に多数形成せる半導体素子２の周
縁部にダイシングラインに沿って配列形成された電極部
４上にバンプを形成するに於いて、先ずウェハーの全面
にバリアメタル６をスパッタリング又は蒸着により成膜
し、次に厚膜のメッキ用レジストを全面に塗布した後フ
ォトリソグラフにより各電極部位置に電極部全体を含み
且つ隣りの半導体素子側に相互に突出する形状の開口部
を形成するパターニングを行い、次いでＡｕ又はＰｂ−
Ｓｎのメッキを行って開口部にバンプを形成することか
ら成る方法。
を明瞭に観察できて、位置ずれすることなく迅速且つ正
確に接続できるようにしたバンプの形成方法。 【構成】 ウェハー上に多数形成せる半導体素子２の周
縁部にダイシングラインに沿って配列形成された電極部
４上にバンプを形成するに於いて、先ずウェハーの全面
にバリアメタル６をスパッタリング又は蒸着により成膜
し、次に厚膜のメッキ用レジストを全面に塗布した後フ
ォトリソグラフにより各電極部位置に電極部全体を含み
且つ隣りの半導体素子側に相互に突出する形状の開口部
を形成するパターニングを行い、次いでＡｕ又はＰｂ−
Ｓｎのメッキを行って開口部にバンプを形成することか
ら成る方法。
Description
【０００１】
【産業上の利用分野】本発明は、ウェハー上に多数形成
された半導体素子の電極部上に、半導体素子を配線基板
に実装するのに好適なバンプを形成する方法に関する。
された半導体素子の電極部上に、半導体素子を配線基板
に実装するのに好適なバンプを形成する方法に関する。
【０００２】
【従来の技術】図20に示すようにウェハー１上に多数形
成された半導体素子２は、ダイシングライン３で区画さ
れ、ダイシングライン３に沿って図21に示すように電極
部４が多数配設され、電極部４以外には配線保護膜５が
形成されている。
成された半導体素子２は、ダイシングライン３で区画さ
れ、ダイシングライン３に沿って図21に示すように電極
部４が多数配設され、電極部４以外には配線保護膜５が
形成されている。
【０００３】半導体素子２の電極部４上にバンプを形成
する従来の方法は、先ず図20、21に示すように半導体素
子２が多数形成されたウェハー１上の全面に、図22に示
すようにバリアメタル６をスパッタリングにより成膜し
た後、図23に示すように厚膜のメッキ用レジスト７を全
面に塗布する。次にフォトリソグラフにより各電極部４
の位置のみに図24に示すように開口部８を形成するパタ
ーニングを行う。次いで図25に示すようにバリアメタル
６をメッキ用電極として湿式メッキ法により開口部８に
バンプ９を形成する。次に図26に示すようにメッキ用レ
ジスト７を剥離する。次いで図27に示すように全面に薄
膜のカバー用レジスト10を塗布し、バンプ９を被うよう
にフォトリソグラフにより図28に示すようにカバー用レ
ジスト10をパターニングする。次にパターニングされた
カバー用レジスト10をマスクに、バリアメタル６を図29
に示すようにエッチングし、個々のバンプ９の電気的短
絡を断つ。然る後図30に示すようにカバー用レジスト10
を剥離することで、バンプ形成を完了させていた。
する従来の方法は、先ず図20、21に示すように半導体素
子２が多数形成されたウェハー１上の全面に、図22に示
すようにバリアメタル６をスパッタリングにより成膜し
た後、図23に示すように厚膜のメッキ用レジスト７を全
面に塗布する。次にフォトリソグラフにより各電極部４
の位置のみに図24に示すように開口部８を形成するパタ
ーニングを行う。次いで図25に示すようにバリアメタル
６をメッキ用電極として湿式メッキ法により開口部８に
バンプ９を形成する。次に図26に示すようにメッキ用レ
ジスト７を剥離する。次いで図27に示すように全面に薄
膜のカバー用レジスト10を塗布し、バンプ９を被うよう
にフォトリソグラフにより図28に示すようにカバー用レ
ジスト10をパターニングする。次にパターニングされた
カバー用レジスト10をマスクに、バリアメタル６を図29
に示すようにエッチングし、個々のバンプ９の電気的短
絡を断つ。然る後図30に示すようにカバー用レジスト10
を剥離することで、バンプ形成を完了させていた。
【０００４】こうしてバンプ９を形成した半導体素子２
は、ウェハー１の表面からダイシングライン３に沿って
切断し、フリップチップ方式にて半導体素子２の表面を
図31に示すように配線基板11の表面に向かい合わせ、配
線と位置合わせの上接続して実装している。
は、ウェハー１の表面からダイシングライン３に沿って
切断し、フリップチップ方式にて半導体素子２の表面を
図31に示すように配線基板11の表面に向かい合わせ、配
線と位置合わせの上接続して実装している。
【０００５】ところで、上記のバンプ９の形状では、半
導体素子２を配線基板11へ実装する際、図32に示すよう
に半導体素子２の表面と配線基板11の表面が相対する
為、接続部を観察しにくく、接続部の位置合わせが困難
で、位置ずれの状態で接続されることがある。
導体素子２を配線基板11へ実装する際、図32に示すよう
に半導体素子２の表面と配線基板11の表面が相対する
為、接続部を観察しにくく、接続部の位置合わせが困難
で、位置ずれの状態で接続されることがある。
【０００６】
【発明が解決しようとする課題】そこで本発明は、半導
体素子を配線基板へ実装する際、接続部を明瞭に観察で
きて、位置ずれすることなく迅速且つ正確に接続できる
ようにしたバンプの形成方法を提供しようとするもので
ある。
体素子を配線基板へ実装する際、接続部を明瞭に観察で
きて、位置ずれすることなく迅速且つ正確に接続できる
ようにしたバンプの形成方法を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の本発明のバンプ形成方法は、ウェハー上に多数形成せ
る半導体素子の周縁部にダイシングラインに沿って配列
形成された電極部上にバンプを形成するに於いて、先ず
ウェハーの全面にバリアメタルをスパッタリング又は蒸
着により成膜し、次に厚膜のメッキ用レジストを全面に
塗布した後フォトリソグラフにより各電極部位置に電極
部全体を含み且つ隣りの半導体素子側に相互に突出する
形状の開口部を形成するパターニングを行い、次いでＡ
ｕ又はＰｂ−Ｓｎのメッキを行って開口部にバンプを形
成し、次にメッキ用レジストを剥離し、さらにバリアメ
タルをエッチングし、次いで薄膜のカバー用レジストを
全面に塗布した後フォトリソグラフにより各バンプの半
導体素子上の部分のみを被うようにパターニングを行
い、次にバンプの突出部下側のバリアメタルをエッチン
グし、然る後カバー用レジストを剥離し、半導体素子を
裏面からダイシングラインに沿って切断することを特徴
とするものである。
の本発明のバンプ形成方法は、ウェハー上に多数形成せ
る半導体素子の周縁部にダイシングラインに沿って配列
形成された電極部上にバンプを形成するに於いて、先ず
ウェハーの全面にバリアメタルをスパッタリング又は蒸
着により成膜し、次に厚膜のメッキ用レジストを全面に
塗布した後フォトリソグラフにより各電極部位置に電極
部全体を含み且つ隣りの半導体素子側に相互に突出する
形状の開口部を形成するパターニングを行い、次いでＡ
ｕ又はＰｂ−Ｓｎのメッキを行って開口部にバンプを形
成し、次にメッキ用レジストを剥離し、さらにバリアメ
タルをエッチングし、次いで薄膜のカバー用レジストを
全面に塗布した後フォトリソグラフにより各バンプの半
導体素子上の部分のみを被うようにパターニングを行
い、次にバンプの突出部下側のバリアメタルをエッチン
グし、然る後カバー用レジストを剥離し、半導体素子を
裏面からダイシングラインに沿って切断することを特徴
とするものである。
【０００８】
【作用】上記のバンプ形成方法により形成したバンプ
は、半導体素子の外側に突出部を有するので、半導体素
子を配線基板へ実装すべく半導体素子の表面を配線基板
の表面に相対させると、接続部が明瞭に観察され、接続
部の位置合わせが容易で、位置ずれの状態で接続される
ことがなく、迅速且つ正確に接続できる。
は、半導体素子の外側に突出部を有するので、半導体素
子を配線基板へ実装すべく半導体素子の表面を配線基板
の表面に相対させると、接続部が明瞭に観察され、接続
部の位置合わせが容易で、位置ずれの状態で接続される
ことがなく、迅速且つ正確に接続できる。
【０００９】
【実施例】本発明のバンプ形成方法の一実施例を図によ
って説明すると、図20、21に示すようにウェハー１上に
多数形成せる半導体素子２の周縁部にダイシングライン
３に沿って配列形成された電極部４上にバンプを形成す
るに於いて、先ず図１、11に示すようにウェハー１の全
面、即ちダイシングライン３、電極部４、配線保護膜５
上に、バリアメタル（Ｔｉ1000Å、Ｃｕ 1.5μｍ）６を
スパッタリングにより成膜した。次に図２に示すように
厚膜のメッキ用レジスト７を35μｍ全面に塗布した後フ
ォトリソグラフにより各電極部４の位置に図３、12に示
すように電極部４全体を含み且つ隣りの半導体素子２側
に相互に隣り合わせに傾斜して突出する形状の開口部
８′を形成するパターニングを行った。次いで図４、13
に示すようにバリアメタル６をメッキ用電極として湿式
メッキ法により開口部８′にバンプ９′を形成した。次
に図５、14に示すようにメッキ用レジスト７を剥離し、
さらに図６に示すようにバリアメタル６をエッチングし
た。次いで、図７に示すように薄膜のカバー用レジスト
10を 1.2μｍ全面に塗布した後フォトリソグラフにより
図８、15に示すように各バンプ９′の半導体素子２上の
部分９′ａのみを被うようにパターニングを行った。次
にバンプ９′の突出部９′ｂの下側のバリアメタル６を
図９に示すようにエッチングした。然る後図10、16に示
すようにカバー用レジスト10を剥離し、半導体素子２を
裏面からダイシングラインに沿って切断して、バンプ形
成を完了させた。
って説明すると、図20、21に示すようにウェハー１上に
多数形成せる半導体素子２の周縁部にダイシングライン
３に沿って配列形成された電極部４上にバンプを形成す
るに於いて、先ず図１、11に示すようにウェハー１の全
面、即ちダイシングライン３、電極部４、配線保護膜５
上に、バリアメタル（Ｔｉ1000Å、Ｃｕ 1.5μｍ）６を
スパッタリングにより成膜した。次に図２に示すように
厚膜のメッキ用レジスト７を35μｍ全面に塗布した後フ
ォトリソグラフにより各電極部４の位置に図３、12に示
すように電極部４全体を含み且つ隣りの半導体素子２側
に相互に隣り合わせに傾斜して突出する形状の開口部
８′を形成するパターニングを行った。次いで図４、13
に示すようにバリアメタル６をメッキ用電極として湿式
メッキ法により開口部８′にバンプ９′を形成した。次
に図５、14に示すようにメッキ用レジスト７を剥離し、
さらに図６に示すようにバリアメタル６をエッチングし
た。次いで、図７に示すように薄膜のカバー用レジスト
10を 1.2μｍ全面に塗布した後フォトリソグラフにより
図８、15に示すように各バンプ９′の半導体素子２上の
部分９′ａのみを被うようにパターニングを行った。次
にバンプ９′の突出部９′ｂの下側のバリアメタル６を
図９に示すようにエッチングした。然る後図10、16に示
すようにカバー用レジスト10を剥離し、半導体素子２を
裏面からダイシングラインに沿って切断して、バンプ形
成を完了させた。
【００１０】このようにして形成したバンプ９′は、図
17に示すように半導体素子２の外側に突出部９′ｂを有
するので、半導体素子２を配線基板11へ実装すべく図18
に示すように半導体素子２の表面を配線基板11の表面に
向かい合わせると、図19に示すようにバンプ９′の突出
部９′ｂが配線基板11の配線12と重なり、接続部が明瞭
に観察される。従って接続部の位置合わせが容易で、位
置ずれの状態で接続されることがなく、迅速且つ正確に
接続できる。
17に示すように半導体素子２の外側に突出部９′ｂを有
するので、半導体素子２を配線基板11へ実装すべく図18
に示すように半導体素子２の表面を配線基板11の表面に
向かい合わせると、図19に示すようにバンプ９′の突出
部９′ｂが配線基板11の配線12と重なり、接続部が明瞭
に観察される。従って接続部の位置合わせが容易で、位
置ずれの状態で接続されることがなく、迅速且つ正確に
接続できる。
【００１１】
【発明の効果】以上の通り本発明のバンプ形成方法によ
れば、半導体素子を配線基板へ実装すべく半導体素子の
表面を配線基板の表面に向かい合わせた際、接続部を明
瞭に観察できて、接続部の位置合わせを容易且つ高精度
なものにでき、しかも実装に要する時間を大幅に短縮で
きる半導体素子のバンプを得ることができる。
れば、半導体素子を配線基板へ実装すべく半導体素子の
表面を配線基板の表面に向かい合わせた際、接続部を明
瞭に観察できて、接続部の位置合わせを容易且つ高精度
なものにでき、しかも実装に要する時間を大幅に短縮で
きる半導体素子のバンプを得ることができる。
【図１】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図２】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図３】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図４】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図５】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図６】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図７】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図８】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図９】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図10】本発明のバンプ形成方法の一実施例の工程を示
す要部縦断面図である。
す要部縦断面図である。
【図11】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図12】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図13】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図14】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図15】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図16】本発明のバンプ形成方法の一実施例の工程を示
す要部平面図である。
す要部平面図である。
【図17】本発明のバンプ形成方法の一実施例により形成
されたバンプを示す斜視図である。
されたバンプを示す斜視図である。
【図18】図17のバンプにより半導体素子を配線基板に接
続する時の状態を示す断面図である。
続する時の状態を示す断面図である。
【図19】図18の要部拡大平面図である。
【図20】半導体素子が多数形成されたウェハーの平面図
である。
である。
【図21】図20のウェハーにおける半導体素子の電極部を
示す拡大斜視図である。
示す拡大斜視図である。
【図22】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図23】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図24】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図25】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図26】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図27】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図28】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図29】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図30】従来のバンプ形成方法の工程を示す要部縦断面
図である。
図である。
【図31】従来のバンプにより半導体素子を配線基板に接
続する時の状態を示す断面図である。
続する時の状態を示す断面図である。
【図32】図31の要部拡大平面図である。
１ ウェハー ２ 半導体素子 ３ ダイシングライン ４ 電極部 ５ 配線保護膜 ６ バリアメタル ７ 厚膜のメッキ用レジスト ８′ 開口部 ９′ バンプ ９′ａ バンプの半導体素子上の部分 ９′ｂ バンプの突出部 １０ カバー用レジスト
Claims (1)
- 【請求項１】 ウェハー上に多数形成せる半導体素子の
周縁部にダイシングラインに沿って配列形成された電極
部上にバンプを形成するに於いて、先ずウェハーの全面
にバリアメタルをスパッタリング又は蒸着により成膜
し、次に厚膜のメッキ用レジストを全面に塗布した後フ
ォトリソグラフにより各電極部位置に電極部全体を含み
且つ隣りの半導体素子側に相互に突出する形状の開口部
を形成するパターニングを行い、次いでＡｕ又はＰｂ−
Ｓｎのメッキを行って開口部にバンプを形成し、次にメ
ッキ用レジストを剥離し、さらにバリアメタルをエッチ
ングし、次いで薄膜のカバー用レジストを全面に塗布し
た後フォトリソグラフにより各バンプの半導体素子上の
部分のみを被うようにパターニングを行い、次にバンプ
の突出部下側のバリアメタルをエッチングし、然る後カ
バー用レジストを剥離し、半導体素子を裏面からダイシ
ングラインに沿って切断することを特徴とするバンプ形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280908A JPH06112211A (ja) | 1992-09-25 | 1992-09-25 | バンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280908A JPH06112211A (ja) | 1992-09-25 | 1992-09-25 | バンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112211A true JPH06112211A (ja) | 1994-04-22 |
Family
ID=17631624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280908A Pending JPH06112211A (ja) | 1992-09-25 | 1992-09-25 | バンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| DE10132158A1 (de) * | 2001-07-03 | 2003-01-23 | Infineon Technologies Ag | Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung |
-
1992
- 1992-09-25 JP JP4280908A patent/JPH06112211A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| USRE39603E1 (en) | 1994-09-30 | 2007-05-01 | Nec Corporation | Process for manufacturing semiconductor device and semiconductor wafer |
| DE10132158A1 (de) * | 2001-07-03 | 2003-01-23 | Infineon Technologies Ag | Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung |
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