JPH06112223A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06112223A JPH06112223A JP25990092A JP25990092A JPH06112223A JP H06112223 A JPH06112223 A JP H06112223A JP 25990092 A JP25990092 A JP 25990092A JP 25990092 A JP25990092 A JP 25990092A JP H06112223 A JPH06112223 A JP H06112223A
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Abstract
(57)【要約】
【目的】リーク電流を低減した薄膜トランジスタを均一
に再現性良く製造する方法を提供する。 【構成】基板上に第１の多結晶シリコンを形成する工程
と、ゲート絶縁膜を形成する工程と、ゲート電極となる
第２の多結晶シリコンを堆積する工程と、該第２の多結
晶シリコンをポジレジストを用いてパターニングする工
程と、該ポジレジストをマスクとしてイオン注入により
ソース及びドレイン領域に自己整合的に不純物をドープ
する工程と、該ポジレジストをマスクとして第２の多結
晶シリコンをさらにエッチングする工程と、層間絶縁膜
を形成する工程と、金属配線層を形成する工程を有する
薄膜トランジスタの製造方法。
に再現性良く製造する方法を提供する。 【構成】基板上に第１の多結晶シリコンを形成する工程
と、ゲート絶縁膜を形成する工程と、ゲート電極となる
第２の多結晶シリコンを堆積する工程と、該第２の多結
晶シリコンをポジレジストを用いてパターニングする工
程と、該ポジレジストをマスクとしてイオン注入により
ソース及びドレイン領域に自己整合的に不純物をドープ
する工程と、該ポジレジストをマスクとして第２の多結
晶シリコンをさらにエッチングする工程と、層間絶縁膜
を形成する工程と、金属配線層を形成する工程を有する
薄膜トランジスタの製造方法。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス液
晶表示装置や密着型イメージセンサ等に用いられる薄膜
トランジスタの製造方法に関するものである。
晶表示装置や密着型イメージセンサ等に用いられる薄膜
トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来の多結晶シリコンを用いた薄膜トラ
ンジスタは、多結晶シリコンより成るゲート電極をマス
クとしてイオン注入によりソース及びドレインを自己整
合的に形成したものが主流であった。しかしながら、こ
の様にして作製した薄膜トランジスタは、ドレイン近傍
に高電界が生じこれによりリーク電流が発生する。この
リーク電流は、薄膜トランジスタを液晶表示装置や密着
型イメージセンサに応用する場合不都合なものである。
リーク電流を低減するためには、ドレインとチャネルの
間に高抵抗層を挿入してドレイン近傍の高電界を緩和す
ることが有効であることが知られており、いくつかの作
製例が報告されている。高抵抗層を作り込む場合、ドレ
イン形成のイオン注入時のマスクをゲート電極ではなく
別のもので行う必要があり、このマスクの形成方法で技
術を分けることができる。１つは単結晶シリコンのＩＣ
で一般的に用いられている技術で、ゲート電極の側璧に
絶縁膜を形成しこれをマスクとして利用する方法であ
る。別の方法としては、ゲート電極のパターニング後に
レジストマスクを形成する方法がある。
ンジスタは、多結晶シリコンより成るゲート電極をマス
クとしてイオン注入によりソース及びドレインを自己整
合的に形成したものが主流であった。しかしながら、こ
の様にして作製した薄膜トランジスタは、ドレイン近傍
に高電界が生じこれによりリーク電流が発生する。この
リーク電流は、薄膜トランジスタを液晶表示装置や密着
型イメージセンサに応用する場合不都合なものである。
リーク電流を低減するためには、ドレインとチャネルの
間に高抵抗層を挿入してドレイン近傍の高電界を緩和す
ることが有効であることが知られており、いくつかの作
製例が報告されている。高抵抗層を作り込む場合、ドレ
イン形成のイオン注入時のマスクをゲート電極ではなく
別のもので行う必要があり、このマスクの形成方法で技
術を分けることができる。１つは単結晶シリコンのＩＣ
で一般的に用いられている技術で、ゲート電極の側璧に
絶縁膜を形成しこれをマスクとして利用する方法であ
る。別の方法としては、ゲート電極のパターニング後に
レジストマスクを形成する方法がある。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術に
は次の様な課題がある。まず絶縁膜をドレイン形成時の
マスクとして用いる方法では、高抵抗層の長さが絶縁膜
の厚さによって決まる。多結晶シリコンによる薄膜トラ
ンジスタでは高抵抗層の長さを１μｍ以上とする必要が
ある為、絶縁膜の形成及びエッチングの負荷が大きすぎ
る。次にレジストマスクを形成する方法においては、ソ
ース及びドレインの形成がゲート電極に対して自己整合
的に行なわれないため、薄膜トランジスタの特性にバラ
ツキが生じ易いという課題を有する。又、レジストマス
クとしてネガレジストを用いるとイオン注入時にレジス
トの収縮が起こり工程が不安定になるという課題があ
る。
は次の様な課題がある。まず絶縁膜をドレイン形成時の
マスクとして用いる方法では、高抵抗層の長さが絶縁膜
の厚さによって決まる。多結晶シリコンによる薄膜トラ
ンジスタでは高抵抗層の長さを１μｍ以上とする必要が
ある為、絶縁膜の形成及びエッチングの負荷が大きすぎ
る。次にレジストマスクを形成する方法においては、ソ
ース及びドレインの形成がゲート電極に対して自己整合
的に行なわれないため、薄膜トランジスタの特性にバラ
ツキが生じ易いという課題を有する。又、レジストマス
クとしてネガレジストを用いるとイオン注入時にレジス
トの収縮が起こり工程が不安定になるという課題があ
る。
【０００４】そこで本発明は上記の様な課題を解決する
もので、１μｍ以上の高抵抗層を安定して作り込む製造
方法を提供するものである。
もので、１μｍ以上の高抵抗層を安定して作り込む製造
方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上に第１の多結晶シリコン層を形
成する工程と、ゲート絶縁膜を形成する工程と、ゲート
電極となる第２の多結晶シリコンを堆積する工程と、該
第２の多結晶シリコンをポジレジストを用いてパターニ
ングする工程と、該ポジレジストをマスクとしてイオン
注入によりソース及びドレイン領域に自己整合的に不純
物をドープする工程と、該ポジレジストをマスクとして
第２の多結晶シリコンをさらにエッチングする工程と、
層間絶縁膜を形成する工程と、金属配線層を形成する工
程を有することを特徴とする。
タの製造方法は、基板上に第１の多結晶シリコン層を形
成する工程と、ゲート絶縁膜を形成する工程と、ゲート
電極となる第２の多結晶シリコンを堆積する工程と、該
第２の多結晶シリコンをポジレジストを用いてパターニ
ングする工程と、該ポジレジストをマスクとしてイオン
注入によりソース及びドレイン領域に自己整合的に不純
物をドープする工程と、該ポジレジストをマスクとして
第２の多結晶シリコンをさらにエッチングする工程と、
層間絶縁膜を形成する工程と、金属配線層を形成する工
程を有することを特徴とする。
【０００６】
【実施例】図１は本発明の実施例における薄膜トランジ
スタの断面図である。１０１は基板で、多結晶シリコン
で薄膜トランジスタを形成する場合は通常６００℃以上
のプロセス温度となるため石英基板を用いることが多
い。プロセス温度が６００℃以下とした場合コーニング
社製７０５９等のガラス基板を用いることが可能であ
る。１０２はソース、１０３はチャネル、１０４はドレ
インであり、何れも多結晶シリコンで形成されている。
１０５は多結晶シリコンの高抵抗層であり、プロセス上
不純物を全くドープしない場合とイオン注入により軽く
ドープした場合とがある。多結晶シリコンの薄膜トラン
ジスタにおいては、この高抵抗層の長さが１μｍ以上で
リーク電流の低減に効果がある。１０６はゲート絶縁膜
であり、通常は多結晶シリコンを熱酸化して形成したＳ
ｉＯ2 或いはＨＴＯを用いる。１０７はゲート電極で、
不純物をドープして導電性にした多結晶シリコンにより
形成されている。１０８は層間絶縁膜でＳｉＯ2 膜をＣ
ＶＤ法により形成したものである。１０９は配線用の金
属でＳｉとＣｕを微量ドープしたＡｌである。液晶表示
装置に用いる場合、冗長性を持たせるためＣｒやＭｏ等
の金属との多層構造にする場合もある。
スタの断面図である。１０１は基板で、多結晶シリコン
で薄膜トランジスタを形成する場合は通常６００℃以上
のプロセス温度となるため石英基板を用いることが多
い。プロセス温度が６００℃以下とした場合コーニング
社製７０５９等のガラス基板を用いることが可能であ
る。１０２はソース、１０３はチャネル、１０４はドレ
インであり、何れも多結晶シリコンで形成されている。
１０５は多結晶シリコンの高抵抗層であり、プロセス上
不純物を全くドープしない場合とイオン注入により軽く
ドープした場合とがある。多結晶シリコンの薄膜トラン
ジスタにおいては、この高抵抗層の長さが１μｍ以上で
リーク電流の低減に効果がある。１０６はゲート絶縁膜
であり、通常は多結晶シリコンを熱酸化して形成したＳ
ｉＯ2 或いはＨＴＯを用いる。１０７はゲート電極で、
不純物をドープして導電性にした多結晶シリコンにより
形成されている。１０８は層間絶縁膜でＳｉＯ2 膜をＣ
ＶＤ法により形成したものである。１０９は配線用の金
属でＳｉとＣｕを微量ドープしたＡｌである。液晶表示
装置に用いる場合、冗長性を持たせるためＣｒやＭｏ等
の金属との多層構造にする場合もある。
【０００７】次に、図２（ａ）〜（ｅ）を用いて上記の
薄膜トランジスタの製造方法について説明する。まず基
板２０１上に減圧ＣＶＤ法を用いて薄膜トランジスタの
活性層となる第１の多結晶シリコン２０２を堆積する。
堆積時の温度は３００℃以上７００℃以下、圧力は３０
０Ｔｏｒｒ以下、原料はモノシラン或いはジシランを用
いる。次にフォトリソグラフィにより第１の多結晶シリ
コン２０２をパターニングする。次に１１００℃以上の
酸素雰囲気中で第１の多結晶シリコン２０２を熱酸化す
ることによりゲート絶縁膜２０３を形成する。ＨＴＯを
用いる場合は、７００℃以上でモノシランを原料として
制御性良くゲート絶縁膜を形成することができる。以上
の様にしてゲート絶縁膜までを形成した状態を図２
（ａ）に示す。この状態で第１の多結晶シリコンの厚さ
が２００Å以上１０００Å以下、ゲート絶縁膜２０３の
厚さが５００Å以上２０００Å以下となる様に、堆積時
の多結晶シリコンの厚さ及び熱酸化膜の厚さを制御す
る。次に、ゲート電極となる第２の多結晶シリコン２０
４を第１の多結晶シリコンと同様に減圧ＣＶＤ法により
形成する。その後、導電性をもたせるためＰを熱拡散に
よりドープする。第２の多結晶シリコンの厚さは２００
０Å以上５０００Å以下、Ｐ拡散により抵抗率０．０１
Ωｃｍ以下にする。Ｐの熱拡散以外にもイオン注入によ
り不純物をドープすることもできる。又、ＰではなくＡ
ｓやＢ等の不純物を高濃度にドープしてもＰと同様の効
果が得られる。次にゲート電極をパターニングするため
のマスクパターンをポジレジスト２０５を用いて形成す
る。この状態が図２（ｂ）である。この状態で第２の多
結晶シリコンをエッチングして図２（ｃ）の様にする。
エッチングはＣＦ4 とＯ2 の混合ガスを用いたドライエ
ッチングにより行う。エッチングは硝酸と沸酸の混酸を
用いたウェットエッチングでも同様に行うことができ
る。エッチング後のアンダーカット量は１μｍ以下にす
ることが必要である。図２（ｃ）の状態でＰをイオン注
入し、ソース２０６及びドレイン２０７領域を形成す
る。イオン注入時の加速電圧は３０ｋｅＶ以上２００ｋ
ｅＶ以下、ドーズ量は１×１０14ｃｍ-2以上１×１０16
ｃｍ-2以下である。Ｐの代わりにＡｓを用いても同様に
Ｎチャネルの薄膜トランジスタを形成することができる
が、Ｐチャネルの薄膜トランジスタを形成する場合はＢ
をイオン注入する。本発明の様にポジレジストを用いる
場合はレジストの変形は見られないが、ネガレジストを
用いた場合はイオン注入時にレジストが収縮するため不
純物の分布が不安定となり薄膜トランジスタの特性にば
らつきが生じる。次に図２（ｃ）の状態で、ポジレジス
ト２０５をマスクとして第２の多結晶シリコン２０４を
エッチングする。この状態が図２（ｄ）である。この様
にして形成されたゲート電極２０８とドレイン領域２０
７との間にある第１の多結晶シリコンが高抵抗層２１０
となる。高抵抗層の長さが１μｍ以上３μｍ以下となる
様にエッチングを制御する必要がある。次にポジレジス
ト２０５を剥離した後、高抵抗層の抵抗率を制御する場
合はＰ或いはＡｓのイオン注入を行う。リーク電流低減
の目的のためには、このイオン注入は必ずしも必要では
ない。注入時の加速電圧は３０ｋｅＶ以上２００ｋｅＶ
以下、ドーズ量は１×１０14ｃｍ-2以下で行う。次に層
間絶縁膜２１１であるＳｉＯ2をＣＶＤ法により形成す
る。堆積時の温度は３００℃以上１０００℃以下、圧力
は８００Ｔｏｒｒ以下、原料はモノシラン或いはＴＥＯ
ＳとＯ2 又はＯ3 を用いる。この状態でＮ2 雰囲気中で
９００℃以上のアニールを行い不純物の活性化を行う。
又、水素プラズマにさらすことで多結晶シリコン中の欠
陥がパッシベートされ薄膜トランジスタの特性が向上す
る。次にフォトリソグラフィでコンタクトホールを形成
した後、配線用の金属２１２を形成して図２（ｅ）の様
に薄膜トランジスタが完成する。
薄膜トランジスタの製造方法について説明する。まず基
板２０１上に減圧ＣＶＤ法を用いて薄膜トランジスタの
活性層となる第１の多結晶シリコン２０２を堆積する。
堆積時の温度は３００℃以上７００℃以下、圧力は３０
０Ｔｏｒｒ以下、原料はモノシラン或いはジシランを用
いる。次にフォトリソグラフィにより第１の多結晶シリ
コン２０２をパターニングする。次に１１００℃以上の
酸素雰囲気中で第１の多結晶シリコン２０２を熱酸化す
ることによりゲート絶縁膜２０３を形成する。ＨＴＯを
用いる場合は、７００℃以上でモノシランを原料として
制御性良くゲート絶縁膜を形成することができる。以上
の様にしてゲート絶縁膜までを形成した状態を図２
（ａ）に示す。この状態で第１の多結晶シリコンの厚さ
が２００Å以上１０００Å以下、ゲート絶縁膜２０３の
厚さが５００Å以上２０００Å以下となる様に、堆積時
の多結晶シリコンの厚さ及び熱酸化膜の厚さを制御す
る。次に、ゲート電極となる第２の多結晶シリコン２０
４を第１の多結晶シリコンと同様に減圧ＣＶＤ法により
形成する。その後、導電性をもたせるためＰを熱拡散に
よりドープする。第２の多結晶シリコンの厚さは２００
０Å以上５０００Å以下、Ｐ拡散により抵抗率０．０１
Ωｃｍ以下にする。Ｐの熱拡散以外にもイオン注入によ
り不純物をドープすることもできる。又、ＰではなくＡ
ｓやＢ等の不純物を高濃度にドープしてもＰと同様の効
果が得られる。次にゲート電極をパターニングするため
のマスクパターンをポジレジスト２０５を用いて形成す
る。この状態が図２（ｂ）である。この状態で第２の多
結晶シリコンをエッチングして図２（ｃ）の様にする。
エッチングはＣＦ4 とＯ2 の混合ガスを用いたドライエ
ッチングにより行う。エッチングは硝酸と沸酸の混酸を
用いたウェットエッチングでも同様に行うことができ
る。エッチング後のアンダーカット量は１μｍ以下にす
ることが必要である。図２（ｃ）の状態でＰをイオン注
入し、ソース２０６及びドレイン２０７領域を形成す
る。イオン注入時の加速電圧は３０ｋｅＶ以上２００ｋ
ｅＶ以下、ドーズ量は１×１０14ｃｍ-2以上１×１０16
ｃｍ-2以下である。Ｐの代わりにＡｓを用いても同様に
Ｎチャネルの薄膜トランジスタを形成することができる
が、Ｐチャネルの薄膜トランジスタを形成する場合はＢ
をイオン注入する。本発明の様にポジレジストを用いる
場合はレジストの変形は見られないが、ネガレジストを
用いた場合はイオン注入時にレジストが収縮するため不
純物の分布が不安定となり薄膜トランジスタの特性にば
らつきが生じる。次に図２（ｃ）の状態で、ポジレジス
ト２０５をマスクとして第２の多結晶シリコン２０４を
エッチングする。この状態が図２（ｄ）である。この様
にして形成されたゲート電極２０８とドレイン領域２０
７との間にある第１の多結晶シリコンが高抵抗層２１０
となる。高抵抗層の長さが１μｍ以上３μｍ以下となる
様にエッチングを制御する必要がある。次にポジレジス
ト２０５を剥離した後、高抵抗層の抵抗率を制御する場
合はＰ或いはＡｓのイオン注入を行う。リーク電流低減
の目的のためには、このイオン注入は必ずしも必要では
ない。注入時の加速電圧は３０ｋｅＶ以上２００ｋｅＶ
以下、ドーズ量は１×１０14ｃｍ-2以下で行う。次に層
間絶縁膜２１１であるＳｉＯ2をＣＶＤ法により形成す
る。堆積時の温度は３００℃以上１０００℃以下、圧力
は８００Ｔｏｒｒ以下、原料はモノシラン或いはＴＥＯ
ＳとＯ2 又はＯ3 を用いる。この状態でＮ2 雰囲気中で
９００℃以上のアニールを行い不純物の活性化を行う。
又、水素プラズマにさらすことで多結晶シリコン中の欠
陥がパッシベートされ薄膜トランジスタの特性が向上す
る。次にフォトリソグラフィでコンタクトホールを形成
した後、配線用の金属２１２を形成して図２（ｅ）の様
に薄膜トランジスタが完成する。
【０００８】以上の様にして作製した薄膜トランジスタ
の特性を図３に示す。薄膜トランジスタはＮチャネルで
あり、チャネル長及びチャネル幅はそれぞれ５μｍ及び
２０μｍである。高抵抗層の長さは１．５μｍである。
オフ電流は０．１ｐＡ以下、ＶDS＝ＶGS＝１５Ｖ時のオ
ン電流は２００μＡである。また特性のばらつきは±１
０％以下と小さく、再現性も±１０％下のばらつきの範
囲内である。
の特性を図３に示す。薄膜トランジスタはＮチャネルで
あり、チャネル長及びチャネル幅はそれぞれ５μｍ及び
２０μｍである。高抵抗層の長さは１．５μｍである。
オフ電流は０．１ｐＡ以下、ＶDS＝ＶGS＝１５Ｖ時のオ
ン電流は２００μＡである。また特性のばらつきは±１
０％以下と小さく、再現性も±１０％下のばらつきの範
囲内である。
【０００９】
【発明の効果】以上述べた様に本発明により製造した薄
膜トランジスタは、リーク電流即ちオフ電流が十分に低
減される。又、ゲート電極と自己整合的に高抵抗層を形
成するために、ソースとドレインを逆にした場合の対称
性が良い。又、イオン注入時のレジストマスクが変形し
ないため特性のばらつきが少なく、再現性も良いという
効果がある。
膜トランジスタは、リーク電流即ちオフ電流が十分に低
減される。又、ゲート電極と自己整合的に高抵抗層を形
成するために、ソースとドレインを逆にした場合の対称
性が良い。又、イオン注入時のレジストマスクが変形し
ないため特性のばらつきが少なく、再現性も良いという
効果がある。
【図１】本発明の実施例における薄膜トランジスタの概
略断面図。
略断面図。
【図２】本発明の実施例における薄膜トランジスタの製
造方法を示す概略断面図。
造方法を示す概略断面図。
【図３】本発明の実施例におけるＮチャネルの薄膜トラ
ンジスタの特性を示す図。
ンジスタの特性を示す図。
１０１ 基板 １０２ ソース １０３ チャネル １０４ ドレイン １０５ 高抵抗層 １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ 層間絶縁膜 １０９ 配線金属 ２０１ 基板 ２０２ 多結晶シリコン ２０３ ゲート絶縁膜 ２０４ 多結晶シリコン ２０５ ポジレジスト ２０６ ソース ２０７ ドレイン ２０８ ゲート電極 ２０９ チャネル ２１０ 高抵抗層 ２１１ 層間絶縁膜 ２１２ 配線金属
Claims (1)
- 【請求項１】基板上に第１の多結晶シリコン層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
となる第２の多結晶シリコンを堆積する工程と、該第２
の多結晶シリコンをポジレジストを用いてパターニング
する工程と、該ポジレジストをマスクとしてイオン注入
によりソース及びドレイン領域に自己整合的に不純物を
ドープする工程と、該ポジレジストをマスクとして第２
の多結晶シリコンをさらにエッチングする工程と、層間
絶縁膜を形成する工程と、金属配線層を形成する工程を
有することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25990092A JPH06112223A (ja) | 1992-09-29 | 1992-09-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25990092A JPH06112223A (ja) | 1992-09-29 | 1992-09-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112223A true JPH06112223A (ja) | 1994-04-22 |
Family
ID=17340500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25990092A Pending JPH06112223A (ja) | 1992-09-29 | 1992-09-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112223A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
| JP2005084197A (ja) * | 2003-09-05 | 2005-03-31 | Seiko Epson Corp | 電気光学装置の製造方法 |
| WO2019011071A1 (zh) * | 2017-07-11 | 2019-01-17 | 京东方科技集团股份有限公司 | 薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示面板 |
-
1992
- 1992-09-29 JP JP25990092A patent/JPH06112223A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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| US10818706B2 (en) | 2017-07-11 | 2020-10-27 | Hefei Xinsheng Optoelectronics Technology Co., Ltd. | Production method of thin-film transistor, thin-film transistor, array substrate, and display panel |
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