JPH06112436A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06112436A JPH06112436A JP4258246A JP25824692A JPH06112436A JP H06112436 A JPH06112436 A JP H06112436A JP 4258246 A JP4258246 A JP 4258246A JP 25824692 A JP25824692 A JP 25824692A JP H06112436 A JPH06112436 A JP H06112436A
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- forming
- line
- insulating film
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置及びその製造方法に関
し、セルサイズを大きくすることなくＴＡＴの更なる短
縮化を実現することができる半導体装置及びその製造方
法を提供することを目的とする。 【構成】 ドレイン拡散層５ｂと接続される複数本のビ
ット線８が略平行に形成され、該ビット線８に対して略
垂直方向に形成されるとともに、ソース拡散層５ａと接
続される複数本のグランド線11が略平行に形成され、該
ビット線８に対して略垂直方向に形成されるとともに、
該グランド線11を挟むように複数本のワード線４が略平
行に形成され、ＲＯＭデータの書き込みが該グランド線
11の該ソース拡散層５ａへの接続の有無で行われてなる
ように構成する。
し、セルサイズを大きくすることなくＴＡＴの更なる短
縮化を実現することができる半導体装置及びその製造方
法を提供することを目的とする。 【構成】 ドレイン拡散層５ｂと接続される複数本のビ
ット線８が略平行に形成され、該ビット線８に対して略
垂直方向に形成されるとともに、ソース拡散層５ａと接
続される複数本のグランド線11が略平行に形成され、該
ビット線８に対して略垂直方向に形成されるとともに、
該グランド線11を挟むように複数本のワード線４が略平
行に形成され、ＲＯＭデータの書き込みが該グランド線
11の該ソース拡散層５ａへの接続の有無で行われてなる
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、配線工程用のマスクパターン
が記憶内容を決めるマスクＲＯＭ等に適用することがで
き、特に、マスクＲＯＭのＴＡＴ（Turn Around Time)
を短縮することができる半導体装置及びその製造方法に
関する。
造方法に係り、詳しくは、配線工程用のマスクパターン
が記憶内容を決めるマスクＲＯＭ等に適用することがで
き、特に、マスクＲＯＭのＴＡＴ（Turn Around Time)
を短縮することができる半導体装置及びその製造方法に
関する。
【０００２】近年、記憶内容を製造段階で決めて形成さ
れるＬＳＩメモリとして、配線工程用のマスクパターン
が記憶内容を決めるマスクＲＯＭが注目されている。こ
のマスクＲＯＭは、メモリセルとしてＭＯＳトランジス
タが有るか無いかで“１”，“０”を決めることができ
る。この場合、ＭＯＳトランジスタをメモリセルアレイ
全体に形成しておき、最後の配線工程でビット線に接続
するか否かを各メモリセルについて決める方法が知られ
ている。
れるＬＳＩメモリとして、配線工程用のマスクパターン
が記憶内容を決めるマスクＲＯＭが注目されている。こ
のマスクＲＯＭは、メモリセルとしてＭＯＳトランジス
タが有るか無いかで“１”，“０”を決めることができ
る。この場合、ＭＯＳトランジスタをメモリセルアレイ
全体に形成しておき、最後の配線工程でビット線に接続
するか否かを各メモリセルについて決める方法が知られ
ている。
【０００３】マスクＲＯＭはメモリセルがＤＲＡＭより
も小さくすることができるので、記憶容量を大きくする
ことができる他、量産向きで安価であるという利点を有
する。
も小さくすることができるので、記憶容量を大きくする
ことができる他、量産向きで安価であるという利点を有
する。
【０００４】
【従来の技術】従来のマスクＲＯＭのＴＡＴを短縮する
方法としては、ＲＯＭセルを構成するグランド（ＧＮ
Ｄ）線、ワード線、ビット線の各配線層の中で、ビット
線を構成する配線層を一番最後に形成し、そのビット線
と各セルのコンタクトホールの有無でデータの書き込み
を行う、所謂コンタクト方式が知られている。以下、具
体的に図面を用いて説明する。
方法としては、ＲＯＭセルを構成するグランド（ＧＮ
Ｄ）線、ワード線、ビット線の各配線層の中で、ビット
線を構成する配線層を一番最後に形成し、そのビット線
と各セルのコンタクトホールの有無でデータの書き込み
を行う、所謂コンタクト方式が知られている。以下、具
体的に図面を用いて説明する。
【０００５】図３は従来の半導体装置の構成を示す図で
あり、図３（ａ）はその回路図、図３（ｂ）は図３
（ａ）の平面図、図３（ｃ）は図３（ｂ）のＡ１−Ａ２
方向の断面図である。図示例はマスクＲＯＭに適用する
場合である。図３において、31は例えばｐ型のＳｉ等の
基板であり、32は基板31上に形成された素子分離領域と
なるＳｉＯ2 等のフィールド酸化膜であり、33はフィー
ルド酸化膜32間の素子領域内のＳｉ基板31上に形成され
たＳｉＯ2 等のゲート酸化膜である。次いで、34はゲー
ト酸化膜33上に形成されたポリＳｉ等のゲートを兼ねた
ワード線であり、35ａは基板31内に形成され、かつ例え
ばｎ型のソース拡散層を兼ねたグランド線であり、35ｂ
は例えばｎ型のドレイン拡散層である。そして、36はワ
ード線34を覆うように形成されたＰＳＧ等の層間絶縁膜
であり、37は層間絶縁膜36及びゲート酸化膜33がエッチ
ングされて形成され、かつドレイン拡散層35ｂが露出さ
れたコンタクトホールであり、38はコンタクトホール37
内のドレイン拡散層35ｂとコンタクトするように形成さ
れたＡｌ等のビット線であり、39はビット線38を覆うよ
うに形成されたＳｉＯ2 等のカバー膜である。
あり、図３（ａ）はその回路図、図３（ｂ）は図３
（ａ）の平面図、図３（ｃ）は図３（ｂ）のＡ１−Ａ２
方向の断面図である。図示例はマスクＲＯＭに適用する
場合である。図３において、31は例えばｐ型のＳｉ等の
基板であり、32は基板31上に形成された素子分離領域と
なるＳｉＯ2 等のフィールド酸化膜であり、33はフィー
ルド酸化膜32間の素子領域内のＳｉ基板31上に形成され
たＳｉＯ2 等のゲート酸化膜である。次いで、34はゲー
ト酸化膜33上に形成されたポリＳｉ等のゲートを兼ねた
ワード線であり、35ａは基板31内に形成され、かつ例え
ばｎ型のソース拡散層を兼ねたグランド線であり、35ｂ
は例えばｎ型のドレイン拡散層である。そして、36はワ
ード線34を覆うように形成されたＰＳＧ等の層間絶縁膜
であり、37は層間絶縁膜36及びゲート酸化膜33がエッチ
ングされて形成され、かつドレイン拡散層35ｂが露出さ
れたコンタクトホールであり、38はコンタクトホール37
内のドレイン拡散層35ｂとコンタクトするように形成さ
れたＡｌ等のビット線であり、39はビット線38を覆うよ
うに形成されたＳｉＯ2 等のカバー膜である。
【０００６】次に、その半導体装置の製造方法について
説明する。まず、ＬＯＣＯＳ法等により例えばｐ型のＳ
ｉ基板31を選択的に酸化して素子分離領域となるＳｉＯ
2 フィールド酸化膜32を形成した後、熱酸化等によりフ
ィールド酸化膜32間の素子領域内のＳｉ基板31を酸化し
てＳｉＯ2 ゲート酸化膜33を形成する。次いで、ＣＶＤ
法等によりポリＳｉを堆積してポリシリコン膜を形成し
た後、ＲＩＥ等によりポリシリコン膜をエッチングして
ゲートを兼ねたワード線34を形成する。次いで、イオン
注入等によりワード線34をマスクとし、ｐ型のＳｉ基板
31内にＡｓ等の不純物を導入してｎ型のソース拡散層を
兼ねたグランド線35ａを形成するとともに、ｎ型のドレ
イン拡散層35ｂを形成した後、ＣＶＤ法等によりワード
線34を覆うようにＰＳＧを堆積して層間絶縁膜36を形成
する。ここで、ユーザからのデータが入ってくるまで製
造を一旦止めて待機し、ユーザからのデータが入ってき
た時点で、そのデータに基づいてドレイン拡散層35ｂと
ビット線38をコンタクトするためのコンタクトホール37
を形成する箇所ａ，ｂ，ｃと形成しない箇所ｄを決定す
る。次いで、このデータに基づいてＲＩＥ等により層間
絶縁膜36及びゲート酸化膜33をエッチングしてドレイン
拡散層35ｂが露出されるコンタクトホール37を形成し、
スパッタ法、ＲＩＥ等によりコンタクトホール37内のド
レイン拡散層35ｂとコンタクトするようにＡｌビット線
38を形成する。そして、ＣＶＤ法等により全面にＳｉＯ
2 カバー膜39を形成することにより、図３に示すような
半導体装置を得ることができる。
説明する。まず、ＬＯＣＯＳ法等により例えばｐ型のＳ
ｉ基板31を選択的に酸化して素子分離領域となるＳｉＯ
2 フィールド酸化膜32を形成した後、熱酸化等によりフ
ィールド酸化膜32間の素子領域内のＳｉ基板31を酸化し
てＳｉＯ2 ゲート酸化膜33を形成する。次いで、ＣＶＤ
法等によりポリＳｉを堆積してポリシリコン膜を形成し
た後、ＲＩＥ等によりポリシリコン膜をエッチングして
ゲートを兼ねたワード線34を形成する。次いで、イオン
注入等によりワード線34をマスクとし、ｐ型のＳｉ基板
31内にＡｓ等の不純物を導入してｎ型のソース拡散層を
兼ねたグランド線35ａを形成するとともに、ｎ型のドレ
イン拡散層35ｂを形成した後、ＣＶＤ法等によりワード
線34を覆うようにＰＳＧを堆積して層間絶縁膜36を形成
する。ここで、ユーザからのデータが入ってくるまで製
造を一旦止めて待機し、ユーザからのデータが入ってき
た時点で、そのデータに基づいてドレイン拡散層35ｂと
ビット線38をコンタクトするためのコンタクトホール37
を形成する箇所ａ，ｂ，ｃと形成しない箇所ｄを決定す
る。次いで、このデータに基づいてＲＩＥ等により層間
絶縁膜36及びゲート酸化膜33をエッチングしてドレイン
拡散層35ｂが露出されるコンタクトホール37を形成し、
スパッタ法、ＲＩＥ等によりコンタクトホール37内のド
レイン拡散層35ｂとコンタクトするようにＡｌビット線
38を形成する。そして、ＣＶＤ法等により全面にＳｉＯ
2 カバー膜39を形成することにより、図３に示すような
半導体装置を得ることができる。
【０００７】この従来の半導体装置では、ＲＯＭセルを
構成するグランド線35ａ、ワード線34及びビット線38の
各配線層の中でビット線38を構成する配線層を一番最後
に形成し、このビット線38とドレイン拡散層35ｂを接続
するための各メモリセルトランジスタのコンタクトホー
ル37の有無によりデータの書き込みを行うようにしてい
る。
構成するグランド線35ａ、ワード線34及びビット線38の
各配線層の中でビット線38を構成する配線層を一番最後
に形成し、このビット線38とドレイン拡散層35ｂを接続
するための各メモリセルトランジスタのコンタクトホー
ル37の有無によりデータの書き込みを行うようにしてい
る。
【０００８】
【発明が解決しようとする課題】上記した従来の半導体
装置では、ビット線38をワード線34及びグランド線35ａ
よりも後工程で形成し、このビット線38とドレイン拡散
層35ｂを接続するための各メモリセルトランジスタのコ
ンタクトホール37の有無でデータの書き込みを行ってい
たため、ＴＡＴがビット線38とドレイン拡散層35ｂとの
コンタクトのためのコンタクトホール37形成工程以降と
なっているが、近時の厳しいＴＡＴ短縮の要求に対して
応えきれなくなることがあった。
装置では、ビット線38をワード線34及びグランド線35ａ
よりも後工程で形成し、このビット線38とドレイン拡散
層35ｂを接続するための各メモリセルトランジスタのコ
ンタクトホール37の有無でデータの書き込みを行ってい
たため、ＴＡＴがビット線38とドレイン拡散層35ｂとの
コンタクトのためのコンタクトホール37形成工程以降と
なっているが、近時の厳しいＴＡＴ短縮の要求に対して
応えきれなくなることがあった。
【０００９】このため、更なるＴＡＴ短縮化としては、
ビット線の配線を例えばデータの書き込みをコンタクト
の有無ではなく、本発明のように、接続の有無で行なう
ようにするという具合に変更すればよいと考えられる
が、ビット線に対して垂直方向ではセルサイズはビット
線のピッチに律則されているため、この方法ではセルサ
イズが大幅に大きくなってしまうという問題があった。
ビット線の配線を例えばデータの書き込みをコンタクト
の有無ではなく、本発明のように、接続の有無で行なう
ようにするという具合に変更すればよいと考えられる
が、ビット線に対して垂直方向ではセルサイズはビット
線のピッチに律則されているため、この方法ではセルサ
イズが大幅に大きくなってしまうという問題があった。
【００１０】そこで本発明は、セルサイズを大きくする
ことなくＴＡＴの更なる短縮化を実現することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
ことなくＴＡＴの更なる短縮化を実現することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
【００１１】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、ドレイン拡散層と接続される複
数本のビット線が略平行に形成され、該ビット線に対し
て略垂直方向に形成されるとともに、ソース拡散層と接
続される複数本のグランド線が略平行に形成され、該ビ
ット線に対して略垂直方向に形成されるとともに、該グ
ランド線を挟むように複数本のワード線が略平行に形成
され、ＲＯＭデータの書き込みが該グランド線の該ソー
ス拡散層への接続の有無で行われてなるものである。
は上記目的達成のため、ドレイン拡散層と接続される複
数本のビット線が略平行に形成され、該ビット線に対し
て略垂直方向に形成されるとともに、ソース拡散層と接
続される複数本のグランド線が略平行に形成され、該ビ
ット線に対して略垂直方向に形成されるとともに、該グ
ランド線を挟むように複数本のワード線が略平行に形成
され、ＲＯＭデータの書き込みが該グランド線の該ソー
ス拡散層への接続の有無で行われてなるものである。
【００１２】本発明による半導体装置の製造方法は上記
目的達成のため、基板上に素子分離絶縁膜を形成する工
程と、次いで、該素子分離絶縁膜間の該基板上にゲート
絶縁膜を形成する工程と、次いで、該ゲート絶縁膜上に
ゲートを兼ねたワード線を形成する工程と、次いで、該
ワード線をマスクとし、該基板内に不純物を導入してソ
ース拡散層及びドレイン拡散層を形成する工程と、次い
で、該ワード線を覆うように第１の層間絶縁膜を形成す
る工程と、次いで、該第１の層間絶縁膜をエッチングし
て該ドレイン拡散層が露出される第１の開口部を形成す
る工程と、次いで、該第１の開口部内の該ドレイン拡散
層とコンタクトするようにビット線を形成する工程と、
次いで、該ビット線を覆うように第２の層間絶縁膜を形
成する工程と、次いで、該第１，第２の層間絶縁膜をエ
ッチングして該ソース拡散層が露出される第２の開口部
を形成する工程と、次いで、該第２の開口部内の該ソー
ス拡散層とコンタクトするように全面に導電性膜を形成
する工程と、次いで、所定のメモリセルトランジスタの
該ソース拡散層のみと接続するように該導電性膜をエッ
チングしてグランド線を形成することによりＲＯＭデー
タの書き込みを行う工程とを含むものである。
目的達成のため、基板上に素子分離絶縁膜を形成する工
程と、次いで、該素子分離絶縁膜間の該基板上にゲート
絶縁膜を形成する工程と、次いで、該ゲート絶縁膜上に
ゲートを兼ねたワード線を形成する工程と、次いで、該
ワード線をマスクとし、該基板内に不純物を導入してソ
ース拡散層及びドレイン拡散層を形成する工程と、次い
で、該ワード線を覆うように第１の層間絶縁膜を形成す
る工程と、次いで、該第１の層間絶縁膜をエッチングし
て該ドレイン拡散層が露出される第１の開口部を形成す
る工程と、次いで、該第１の開口部内の該ドレイン拡散
層とコンタクトするようにビット線を形成する工程と、
次いで、該ビット線を覆うように第２の層間絶縁膜を形
成する工程と、次いで、該第１，第２の層間絶縁膜をエ
ッチングして該ソース拡散層が露出される第２の開口部
を形成する工程と、次いで、該第２の開口部内の該ソー
ス拡散層とコンタクトするように全面に導電性膜を形成
する工程と、次いで、所定のメモリセルトランジスタの
該ソース拡散層のみと接続するように該導電性膜をエッ
チングしてグランド線を形成することによりＲＯＭデー
タの書き込みを行う工程とを含むものである。
【００１３】
【作用】本発明者は、後述する実施例の如く、ワード線
に垂直方向のセルサイズはワード線のピッチに律則され
ており、これはビット線のピッチに比べ広く、その広い
ピッチのワード線に平行にグランド線を配線すること
で、グランド線の配線を変更することができることに着
目し、ＲＯＭセルを構成するグランド線、ワード線及び
ビット線の各配線層の中で、グランド線の配線層を一番
最後に形成し、このグランド線をワード線に平行になる
ように配線し、所定のメモリセルトランジスタのソース
拡散層のみに接続するようにグランド線のソース拡散層
への配線接続有無でデータの書き込みを行うようにし
た。これにより、従来のコンタクト方式ではデータ書き
込み後、ビット線、カバー膜等の形成が必要であったも
のが、本発明では、データ書き込み後はカバー膜の形成
のみで済ませることができるため、従来のコンタクト方
式に比べてＴＡＴを大幅（３，４日程度）に短縮するこ
とかできる。
に垂直方向のセルサイズはワード線のピッチに律則され
ており、これはビット線のピッチに比べ広く、その広い
ピッチのワード線に平行にグランド線を配線すること
で、グランド線の配線を変更することができることに着
目し、ＲＯＭセルを構成するグランド線、ワード線及び
ビット線の各配線層の中で、グランド線の配線層を一番
最後に形成し、このグランド線をワード線に平行になる
ように配線し、所定のメモリセルトランジスタのソース
拡散層のみに接続するようにグランド線のソース拡散層
への配線接続有無でデータの書き込みを行うようにし
た。これにより、従来のコンタクト方式ではデータ書き
込み後、ビット線、カバー膜等の形成が必要であったも
のが、本発明では、データ書き込み後はカバー膜の形成
のみで済ませることができるため、従来のコンタクト方
式に比べてＴＡＴを大幅（３，４日程度）に短縮するこ
とかできる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の一実施例に則した半導体装置の構
成を示す図であり、図１（ａ）はその回路図、図１
（ｂ）はその平面図、図１（ｃ）は図１（ｂ）のＡ１−
Ａ２方向の断面図である。図示例はマスクＲＯＭに適用
する場合である。図１において、１は例えばｐ型でＳｉ
等の基板であり、２は基板１上に形成された素子分離領
域となるＳｉＯ2 等のフィールド酸化膜であり、３はフ
ィールド酸化膜２間の素子領域内のＳｉ基板１上に形成
されたＳｉＯ2 等のゲート酸化膜である。次いで、４は
ゲート酸化膜３上に形成されたポリＳｉ等のゲートを兼
ねたワード線であり、５ａは基板１内に形成された例え
ばｎ型のソース拡散層であり、５ｂは基板１内に形成さ
れ例えばｎ型のドレイン拡散層である。次いで、６はワ
ード線４を覆うように形成されたＰＳＧ等の層間絶縁膜
であり、７は層間絶縁膜６がエッチングされたドレイン
拡散層５ｂが露出されたコンタクトホールであり、８は
コンタクトホール７内のドレイン拡散層５ｂとコンタク
トするように形成されたポリＳｉ等のビット線である。
そして、９はビット線８を覆うように形成されたＰＳＧ
等の層間絶縁膜であり、10は層間絶縁膜６，９がエッチ
ングされ形成されソース拡散層５ａが露出されたコンタ
クトホールであり、11は所定のメモリセルトランジスタ
のコンタクトホール10内のソース拡散層５ａのみとコン
タクトするように形成されたＡｌ等のグランド線であ
り、12はグランド線11を覆うように形成されたＳｉＯ2
等のカバー膜である。
する。図１は本発明の一実施例に則した半導体装置の構
成を示す図であり、図１（ａ）はその回路図、図１
（ｂ）はその平面図、図１（ｃ）は図１（ｂ）のＡ１−
Ａ２方向の断面図である。図示例はマスクＲＯＭに適用
する場合である。図１において、１は例えばｐ型でＳｉ
等の基板であり、２は基板１上に形成された素子分離領
域となるＳｉＯ2 等のフィールド酸化膜であり、３はフ
ィールド酸化膜２間の素子領域内のＳｉ基板１上に形成
されたＳｉＯ2 等のゲート酸化膜である。次いで、４は
ゲート酸化膜３上に形成されたポリＳｉ等のゲートを兼
ねたワード線であり、５ａは基板１内に形成された例え
ばｎ型のソース拡散層であり、５ｂは基板１内に形成さ
れ例えばｎ型のドレイン拡散層である。次いで、６はワ
ード線４を覆うように形成されたＰＳＧ等の層間絶縁膜
であり、７は層間絶縁膜６がエッチングされたドレイン
拡散層５ｂが露出されたコンタクトホールであり、８は
コンタクトホール７内のドレイン拡散層５ｂとコンタク
トするように形成されたポリＳｉ等のビット線である。
そして、９はビット線８を覆うように形成されたＰＳＧ
等の層間絶縁膜であり、10は層間絶縁膜６，９がエッチ
ングされ形成されソース拡散層５ａが露出されたコンタ
クトホールであり、11は所定のメモリセルトランジスタ
のコンタクトホール10内のソース拡散層５ａのみとコン
タクトするように形成されたＡｌ等のグランド線であ
り、12はグランド線11を覆うように形成されたＳｉＯ2
等のカバー膜である。
【００１５】次に、図２は本発明の一実施例に則した半
導体装置の製造方法を説明する図である。図２におい
て、図２で図１と同一符号は同一又は相当部分を示し、
11ａはコンタクトホール10内のソース拡散層５ａとコン
タクトを取るように全面に形成されたＡ１膜である。次
に、その半導体装置の製造方法について説明する。
導体装置の製造方法を説明する図である。図２におい
て、図２で図１と同一符号は同一又は相当部分を示し、
11ａはコンタクトホール10内のソース拡散層５ａとコン
タクトを取るように全面に形成されたＡ１膜である。次
に、その半導体装置の製造方法について説明する。
【００１６】まず、図２（ａ）に示すように、ＬＯＣＯ
Ｓ法等によりＳｉ基板１を選択酸化して素子分離領域と
なる膜厚５０００ÅのＳｉＯ2 フィールド酸化膜２を形
成した後、熱酸化等によりフィールド酸化膜２間の素子
領域内のＳｉ基板１を酸化して膜厚２００ÅのＳｉＯ2
ゲート酸化膜３を形成する。次いで、ＣＶＤ法等により
全面にポリＳｉを堆積して膜厚３０００Åのポリシリコ
ン膜を形成した後、ＲＩＥ等によりポリシリコン膜をエ
ッチングしてゲートを兼ねたワード線４を形成する。次
いで、イオン注入等によりワード線４をマスクとし、ｐ
型のＳｉ基板１内にＡｓ等の不純物を導入してｎ型のソ
ース拡散層５ａを形成するとともに、ｎ型のドレイン拡
散層５ｂを形成した後、９５０°，３０分程度の活性化
のためのアニールを行う。なお、この活性化アニールは
イオン注入直後ではなく、これよりも後工程で適宜行う
ようにしてもよい。
Ｓ法等によりＳｉ基板１を選択酸化して素子分離領域と
なる膜厚５０００ÅのＳｉＯ2 フィールド酸化膜２を形
成した後、熱酸化等によりフィールド酸化膜２間の素子
領域内のＳｉ基板１を酸化して膜厚２００ÅのＳｉＯ2
ゲート酸化膜３を形成する。次いで、ＣＶＤ法等により
全面にポリＳｉを堆積して膜厚３０００Åのポリシリコ
ン膜を形成した後、ＲＩＥ等によりポリシリコン膜をエ
ッチングしてゲートを兼ねたワード線４を形成する。次
いで、イオン注入等によりワード線４をマスクとし、ｐ
型のＳｉ基板１内にＡｓ等の不純物を導入してｎ型のソ
ース拡散層５ａを形成するとともに、ｎ型のドレイン拡
散層５ｂを形成した後、９５０°，３０分程度の活性化
のためのアニールを行う。なお、この活性化アニールは
イオン注入直後ではなく、これよりも後工程で適宜行う
ようにしてもよい。
【００１７】次に、図２（ｂ）に示すように、ＣＶＤ法
等によりワード線４を覆うように全面にＰＳＧを堆積し
て膜厚１０００Åの層間絶縁膜６を形成した後、ＲＩＥ
等により層間絶縁膜６をエッチングしてドレイン拡散層
５ｂが露出されるコンタクトホール７を形成する。次い
で、ＣＶＤ法等によりコンタクトホール７内のドレイン
拡散層５ｂとコンタクトを取るように全面にポリＳｉを
堆積して膜厚３０００Åのポリシリコン膜を形成した
後、ＲＩＥ等によりポリシリコン膜をエッチングしてビ
ット線８を形成する。
等によりワード線４を覆うように全面にＰＳＧを堆積し
て膜厚１０００Åの層間絶縁膜６を形成した後、ＲＩＥ
等により層間絶縁膜６をエッチングしてドレイン拡散層
５ｂが露出されるコンタクトホール７を形成する。次い
で、ＣＶＤ法等によりコンタクトホール７内のドレイン
拡散層５ｂとコンタクトを取るように全面にポリＳｉを
堆積して膜厚３０００Åのポリシリコン膜を形成した
後、ＲＩＥ等によりポリシリコン膜をエッチングしてビ
ット線８を形成する。
【００１８】次に、図２（ｃ）に示すように、ＣＶＤ法
等によりビット線８を覆うようにＰＳＧを堆積して膜厚
５０００Åの層間絶縁膜９を形成した後、ＲＩＥ等によ
り層間絶縁膜９，６をエッチングしてソース拡散層５ａ
が露出されるコンタクトホール10を形成する。次いで、
スパッタ法等によりコンタクトホール10内のソース拡散
層５ａとコンタクトを取るように全面にＡｌを堆積して
グランド線となるＡｌ膜11ａを形成する。
等によりビット線８を覆うようにＰＳＧを堆積して膜厚
５０００Åの層間絶縁膜９を形成した後、ＲＩＥ等によ
り層間絶縁膜９，６をエッチングしてソース拡散層５ａ
が露出されるコンタクトホール10を形成する。次いで、
スパッタ法等によりコンタクトホール10内のソース拡散
層５ａとコンタクトを取るように全面にＡｌを堆積して
グランド線となるＡｌ膜11ａを形成する。
【００１９】ここで、ユーザからのデータが入ってくる
まで書き込みデータ待ちの状態となり、この状態で製造
を一旦止めて待機し、ユーザからの書き込みデータが入
ってきた時点で、その書き込みデータに基づいてグラン
ド線11をソース拡散層５ａと接続する箇所ａ，ｂ，ｃと
接続しない箇所ｄを決定する。次いで、この書き込みデ
ータに基づいて所定のメモリセルトランジスタのソース
拡散層５ａのみと接続するようにＡｌ膜11ａをＲＩＥ等
によりエッチングしてグランド線11を形成することによ
りＲＯＭデータの書き込みを行う。そして、ＣＶＤ法等
により全面にＳｉＯ2 を堆積して膜厚１μｍのカバー膜
12を形成することにより、図１、図２（ｄ）に示すよう
な半導体装置を得ることができる。
まで書き込みデータ待ちの状態となり、この状態で製造
を一旦止めて待機し、ユーザからの書き込みデータが入
ってきた時点で、その書き込みデータに基づいてグラン
ド線11をソース拡散層５ａと接続する箇所ａ，ｂ，ｃと
接続しない箇所ｄを決定する。次いで、この書き込みデ
ータに基づいて所定のメモリセルトランジスタのソース
拡散層５ａのみと接続するようにＡｌ膜11ａをＲＩＥ等
によりエッチングしてグランド線11を形成することによ
りＲＯＭデータの書き込みを行う。そして、ＣＶＤ法等
により全面にＳｉＯ2 を堆積して膜厚１μｍのカバー膜
12を形成することにより、図１、図２（ｄ）に示すよう
な半導体装置を得ることができる。
【００２０】このように、本実施例では、ドレイン拡散
層５ｂと接続される複数本のビット線８を略平行に形成
し、このビット線８に対して略垂直方向に形成されると
ともに、ソース拡散層５ａと接続される複数本のグラン
ド線11を略平行に形成し、ビット線８に対して略垂直方
向に形成されるとともに、グランド線11を挟むように複
数本のワード線を略平行に形成し、ＲＯＭデータの書き
込みをグランド線11のソース拡散層５ａへの接続の有無
で行うようにしている。このように、ＲＯＭセルを構成
するグランド線11、ワード線４及びビット線８の各配線
層の中でグランド線11の配線層を一番最後に形成し、こ
のグランド線11をワード線４に平行になるように配線
し、所定のメモリセルトランジスタのソース拡散層５ａ
のみに接続するようにグランド線11の配線接続有無でデ
ータ書き込みを行うようにしたため、従来のコンタクト
方式ではデータ書き込み後、ビット線、カバー膜等の形
成が必要であったものが、本実施例では、データ書き込
み後はカバー膜12の形成のみで済ませることができるた
め、従来のコンタクト方式に比べてＴＡＴを大幅（３，
４日程度）に短縮することができる。しかも、ワード線
４に垂直方向のセルサイズはワード線のピッチに律則さ
れており、これはビット線８のピッチに比べ広く、この
広いピッチのワード線４に平行にグランド線11を配線し
ているため、セルサイズを大きくすることなく集積化し
て上記の如くＴＡＴを短縮することができる。
層５ｂと接続される複数本のビット線８を略平行に形成
し、このビット線８に対して略垂直方向に形成されると
ともに、ソース拡散層５ａと接続される複数本のグラン
ド線11を略平行に形成し、ビット線８に対して略垂直方
向に形成されるとともに、グランド線11を挟むように複
数本のワード線を略平行に形成し、ＲＯＭデータの書き
込みをグランド線11のソース拡散層５ａへの接続の有無
で行うようにしている。このように、ＲＯＭセルを構成
するグランド線11、ワード線４及びビット線８の各配線
層の中でグランド線11の配線層を一番最後に形成し、こ
のグランド線11をワード線４に平行になるように配線
し、所定のメモリセルトランジスタのソース拡散層５ａ
のみに接続するようにグランド線11の配線接続有無でデ
ータ書き込みを行うようにしたため、従来のコンタクト
方式ではデータ書き込み後、ビット線、カバー膜等の形
成が必要であったものが、本実施例では、データ書き込
み後はカバー膜12の形成のみで済ませることができるた
め、従来のコンタクト方式に比べてＴＡＴを大幅（３，
４日程度）に短縮することができる。しかも、ワード線
４に垂直方向のセルサイズはワード線のピッチに律則さ
れており、これはビット線８のピッチに比べ広く、この
広いピッチのワード線４に平行にグランド線11を配線し
ているため、セルサイズを大きくすることなく集積化し
て上記の如くＴＡＴを短縮することができる。
【００２１】
【発明の効果】本発明によれば、セルサイズを大きくす
ることなくＴＡＴの更なる短縮化を実現することができ
るという効果がある。
ることなくＴＡＴの更なる短縮化を実現することができ
るという効果がある。
【図１】本発明の一実施例に則した半導体装置の構成を
示す回路、平面及び断面図である。
示す回路、平面及び断面図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】従来例の半導体装置の構成を示す回路、平面及
び断面図である。
び断面図である。
【符号の説明】 １ 基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ワード線 ５ａ ソース拡散層 ５ｂ ドレイン拡散層 ６，９ 層間絶縁膜 ７，10 コンタクトホール ８ ビット線 11 グランド線 11ａ Ａ１膜 12 カバー膜
Claims (2)
- 【請求項１】 ドレイン拡散層（５ｂ）と接続される複
数本のビット線（８）が略平行に形成され、該ビット線
（８）に対して略垂直方向に形成されるとともに、ソー
ス拡散層（５ａ）と接続される複数本のグランド線（1
1）が略平行に形成され、該ビット線（８）に対して略
垂直方向に形成されるとともに、該グランド線（11）を
挟むように複数本のワード線（４）が略平行に形成さ
れ、ＲＯＭデータの書き込みが該グランド線（11）の該
ソース拡散層（５ａ）への接続の有無で行われてなるこ
とを特徴とする半導体装置。 - 【請求項２】 基板（１）上に素子分離絶縁膜（２）を
形成する工程と、 次いで、該素子分離絶縁膜（２）間の該基板（１）上に
ゲート絶縁膜（３）を形成する工程と、 次いで、該ゲート絶縁膜（３）上にゲートを兼ねたワー
ド線（４）を形成する工程と、 次いで、該ワード線（４）をマスクとし、該基板（１）
内に不純物を導入してソース拡散層（５ａ）及びドレイ
ン拡散層（５ｂ）を形成する工程と、 次いで、該ワード線（４）を覆うように第１の層間絶縁
膜（６）を形成する工程と、 次いで、該第１の層間絶縁膜（６）をエッチングして該
ドレイン拡散層（５ｂ）が露出される第１の開口部
（７）を形成する工程と、 次いで、該第１の開口部（７）内の該ドレイン拡散層
（５ｂ）とコンタクトするようにビット線（８）を形成
する工程と、 次いで、該ビット線（８）を覆うように第２の層間絶縁
膜（９）を形成する工程と、 次いで、該第１，第２の層間絶縁膜（６，９）をエッチ
ングして該ソース拡散層（５ａ）が露出される第２の開
口部（10）を形成する工程と、 次いで、該第２の開口部（10）内の該ソース拡散層（５
ａ）とコンタクトするように全面に導電性膜を形成する
工程と、 次いで、所定のメモリセルトランジスタの該ソース拡散
層（５ａ）のみと接続するように該導電性膜をエッチン
グしてグランド線（11）を形成することによりＲＯＭデ
ータの書き込みを行う工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258246A JPH06112436A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258246A JPH06112436A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112436A true JPH06112436A (ja) | 1994-04-22 |
Family
ID=17317562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258246A Pending JPH06112436A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203763A (ja) * | 2003-12-19 | 2005-07-28 | Semiconductor Energy Lab Co Ltd | 半導体集積回路、並びに半導体装置、及び該半導体集積回路の作製方法 |
| JP2007027634A (ja) * | 2005-07-21 | 2007-02-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびｒｏｍデータパターンの発生方法 |
-
1992
- 1992-09-28 JP JP4258246A patent/JPH06112436A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203763A (ja) * | 2003-12-19 | 2005-07-28 | Semiconductor Energy Lab Co Ltd | 半導体集積回路、並びに半導体装置、及び該半導体集積回路の作製方法 |
| JP2007027634A (ja) * | 2005-07-21 | 2007-02-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびｒｏｍデータパターンの発生方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |