JPH0247868A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0247868A JPH0247868A JP63199114A JP19911488A JPH0247868A JP H0247868 A JPH0247868 A JP H0247868A JP 63199114 A JP63199114 A JP 63199114A JP 19911488 A JP19911488 A JP 19911488A JP H0247868 A JPH0247868 A JP H0247868A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
不揮発性半導体記憶装置に関し、
コンタクト抵抗の増大と、配線層とゲートのショートと
を生じさせることなく、高集積化を実現することができ
る不揮発性半導体記憶装置を提供することを目的とし、 フローティングゲート及びコントロールゲートを有する
メモリセルトランジスタがマトリクス状に配置され、各
該メモリセルトランジスタのソース／ドレイン間を接続
する複数のソースライン／ドレインラインが互いに平行
に配置され、且つワードラインが前記ソースライン／ド
レインラインに対して直交するように配置するように構
成する。
を生じさせることなく、高集積化を実現することができ
る不揮発性半導体記憶装置を提供することを目的とし、 フローティングゲート及びコントロールゲートを有する
メモリセルトランジスタがマトリクス状に配置され、各
該メモリセルトランジスタのソース／ドレイン間を接続
する複数のソースライン／ドレインラインが互いに平行
に配置され、且つワードラインが前記ソースライン／ド
レインラインに対して直交するように配置するように構
成する。
本発明は、不揮発性半導体記憶装置に係り、例えばフロ
ーティングゲートを有する不揮発性半導体記憶装置の製
造方法に適用することができ、詳しくは、特に高集積化
を実現することができる不揮発性半導体記憶装置に関す
るものである。
ーティングゲートを有する不揮発性半導体記憶装置の製
造方法に適用することができ、詳しくは、特に高集積化
を実現することができる不揮発性半導体記憶装置に関す
るものである。
近年、例えばＥＦＲＯＭやＥ”ＦＲＯＭ等の不揮発性半
導体記憶装置は高集積化が進み、各種スペックの縮小化
が行われているが、近い将来、それぞれのスペックで限
界が（ることは明らかである。特に、高集積化の弊害に
なっている、コンタクトホールと例えばＡｌからなる配
線層を除去することができる構造の不揮発性半導体記憶
装置が要求されている。
導体記憶装置は高集積化が進み、各種スペックの縮小化
が行われているが、近い将来、それぞれのスペックで限
界が（ることは明らかである。特に、高集積化の弊害に
なっている、コンタクトホールと例えばＡｌからなる配
線層を除去することができる構造の不揮発性半導体記憶
装置が要求されている。
第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、第６図（ａ）、（ｂ）は従来例の不揮
発性半導体記憶装置の構造の詳細を示す図、第７図は従
来例の不揮発性半導体記憶装置の回路ブロック図である
。なお、第６図（ａ）は平面図（セルアレイを上から見
た図）、第６図（ｂ）はＡ−Ｂ断面図である。
明する図であり、第６図（ａ）、（ｂ）は従来例の不揮
発性半導体記憶装置の構造の詳細を示す図、第７図は従
来例の不揮発性半導体記憶装置の回路ブロック図である
。なお、第６図（ａ）は平面図（セルアレイを上から見
た図）、第６図（ｂ）はＡ−Ｂ断面図である。
これらの図において、３１は例えばＳｉからなる基板、
３２はソース、ドレイン拡散層、３３は例えばＳｉｎ、
からなる層間絶縁膜、３４は第１のポリシリコン膜、３
５は第２のポリシリコン膜、３６は例えばＰＳＧからな
るパッシベーション膜、３７は例えばＡｌからなる配線
層、３８は例えばＰＳＧからなるカバー膜、３９はコン
タクトホール、４ｏは例えば５ｉＯｚからなるフィール
ド酸化膜で、トランジスタの絶縁領域として機能するも
のである。Ｘはコンタクトホール径、ｙはコンタクトホ
ール３９とゲート（第１のポリシリコン膜３４、第２の
ポリシリコン膜３５）との間隔である。
３２はソース、ドレイン拡散層、３３は例えばＳｉｎ、
からなる層間絶縁膜、３４は第１のポリシリコン膜、３
５は第２のポリシリコン膜、３６は例えばＰＳＧからな
るパッシベーション膜、３７は例えばＡｌからなる配線
層、３８は例えばＰＳＧからなるカバー膜、３９はコン
タクトホール、４ｏは例えば５ｉＯｚからなるフィール
ド酸化膜で、トランジスタの絶縁領域として機能するも
のである。Ｘはコンタクトホール径、ｙはコンタクトホ
ール３９とゲート（第１のポリシリコン膜３４、第２の
ポリシリコン膜３５）との間隔である。
なお、第１のポリシリコン膜３４はフローティングゲー
トとして機能するものであり、第２のポリシリコン膜３
５はコントロールゲートとして機能するものである。
トとして機能するものであり、第２のポリシリコン膜３
５はコントロールゲートとして機能するものである。
上記従来の不揮発性半導体記憶装置は高集積化の要求に
対して各種スペックを縮小するだけに留まっており、特
に配線層３７とソース、ドレイン拡散層３２とのコンタ
クトに関しては第６図（ｂ）に示すように、コンタクト
ホール径Ｘと、コンタクトホール３９とゲートの間隔ｙ
とを小さくすることにより高集積化に対応してきていた
。
対して各種スペックを縮小するだけに留まっており、特
に配線層３７とソース、ドレイン拡散層３２とのコンタ
クトに関しては第６図（ｂ）に示すように、コンタクト
ホール径Ｘと、コンタクトホール３９とゲートの間隔ｙ
とを小さくすることにより高集積化に対応してきていた
。
しかしながら、従来の不揮発性半導体記憶装置にあって
は、コンタクトホール径Ｘを小さくすることによるコン
タクト抵抗の増大と、コンタクトホール３９とゲート（
第１のポリシリコン膜３４、第２のポリシリコン膜３５
）の間隔を小さくすることによる配線Ｎ３７とゲートの
ショートという問題が生じていた。
は、コンタクトホール径Ｘを小さくすることによるコン
タクト抵抗の増大と、コンタクトホール３９とゲート（
第１のポリシリコン膜３４、第２のポリシリコン膜３５
）の間隔を小さくすることによる配線Ｎ３７とゲートの
ショートという問題が生じていた。
配線層３７とゲートのショートは具体的には、第６図（
ｂ）に示すＡ部の如く、配線層３７とゲートとの最も近
接しているところでショートが生じ易く、配線層３７が
ゲートを覆っている眉間絶縁膜３３と接触してもショー
トする原因となり、これは高集積化すればする程、顕著
になる傾向にある。
ｂ）に示すＡ部の如く、配線層３７とゲートとの最も近
接しているところでショートが生じ易く、配線層３７が
ゲートを覆っている眉間絶縁膜３３と接触してもショー
トする原因となり、これは高集積化すればする程、顕著
になる傾向にある。
そこで本発明は、コンタクト抵抗の増大と、配線層とゲ
ートのショートとを生じさせることなく、高集積化を実
現することができる不揮発性半導体記憶装置を提供する
ことを目的としている。
ートのショートとを生じさせることなく、高集積化を実
現することができる不揮発性半導体記憶装置を提供する
ことを目的としている。
本発明による不揮発性半導体記憶装置は上記目的達成の
ため、フローティングゲート及びコントロールゲートを
有するメモリセルトランジスタがマトリクス状に配置さ
れ、各該メモリセルトランジスタのソース／ドレイン間
を接続する複数のソースライン／ドレインラインが互い
に平行に配置され、且つワードラインが前記ソースライ
ン／ドレインラインに対して直交するように配置された
ものである。
ため、フローティングゲート及びコントロールゲートを
有するメモリセルトランジスタがマトリクス状に配置さ
れ、各該メモリセルトランジスタのソース／ドレイン間
を接続する複数のソースライン／ドレインラインが互い
に平行に配置され、且つワードラインが前記ソースライ
ン／ドレインラインに対して直交するように配置された
ものである。
本発明では、フローティングゲート及びコントロールゲ
ートを有するメモリセルトランジスタがマトリクス状に
配置され、メモリセルトランジスタのソース／ドレイン
間を接続する複数のソースライン／ドレインラインが互
いに平行になるように配置され、ワードラインがソース
ライン／ドレインラインに対して直交するように配置さ
れて構成される。
ートを有するメモリセルトランジスタがマトリクス状に
配置され、メモリセルトランジスタのソース／ドレイン
間を接続する複数のソースライン／ドレインラインが互
いに平行になるように配置され、ワードラインがソース
ライン／ドレインラインに対して直交するように配置さ
れて構成される。
したがって、従来のもののようにコンタクトホール及び
配線層を使用しないで構成することができるようになり
、コンタクトホール径及びコンタクトホールとゲートと
の間隔を確保する必要がな（なり、コンタクト抵抗の増
大と、配線層とゲートのショートとを生じさせることな
く、高集積化を実現することができるようになる。
配線層を使用しないで構成することができるようになり
、コンタクトホール径及びコンタクトホールとゲートと
の間隔を確保する必要がな（なり、コンタクト抵抗の増
大と、配線層とゲートのショートとを生じさせることな
く、高集積化を実現することができるようになる。
以下、本発明を図面に基づいて説明する。
第１図〜第４図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の不揮発性半導体記憶装置の構造の詳細を示
す図、第２図は一実施例の回路ブロック図、第３図（ａ
）〜（ｊ）、（ｄ）′（ｅ）’ （ｊ）’ （
Ｄ″は一実施例の製造方法を説明する図、第４図は一実
施例の動作原理を説明する回路ブロック図である。なお
、第１図（ａ）は平面図（セルアレイを上から見た図）
、第１図（ｂ）はＡ−Ｂ断面図、第３図（ａ）〜（ｄ）
、（ｊ）“はＥ−Ｆ断面図、第３図（ｅ）〜（ｊ）はＣ
−Ｄ断面図、第３図（ｄ）′（ｅ）’ （ｊ）は平
面図である。
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の不揮発性半導体記憶装置の構造の詳細を示
す図、第２図は一実施例の回路ブロック図、第３図（ａ
）〜（ｊ）、（ｄ）′（ｅ）’ （ｊ）’ （
Ｄ″は一実施例の製造方法を説明する図、第４図は一実
施例の動作原理を説明する回路ブロック図である。なお
、第１図（ａ）は平面図（セルアレイを上から見た図）
、第１図（ｂ）はＡ−Ｂ断面図、第３図（ａ）〜（ｄ）
、（ｊ）“はＥ−Ｆ断面図、第３図（ｅ）〜（ｊ）はＣ
−Ｄ断面図、第３図（ｄ）′（ｅ）’ （ｊ）は平
面図である。
これらの図において、１は例えばＳｉからなる基板、２
はソース、ドレイン拡散層、３は例えばＷ（Ｔｉあるい
はＭｏでもよい）からなる高融点金属層、４は例えばＳ
ｉＯ□からなる眉間絶縁膜、４ａ、４ｂ、４ｃは例えば
ＳｉＯ！からなる絶縁膜、４ｄは例えばＳｉｎ、からな
るサイドウオール、５は第１のポリシリコン膜、６は第
２のポリシリコン膜、７は例えばＰＳＧからなる眉間絶
縁膜、８は例えばＳｉＯ□からなるフィールド酸化膜、
１０は例えばＳｉ、Ｎ、からなる耐酸化膜、１１はフィ
ールド酸化膜形成用の開口部、１２は例えばＰＳＧから
なるパッシベーション膜である。
はソース、ドレイン拡散層、３は例えばＷ（Ｔｉあるい
はＭｏでもよい）からなる高融点金属層、４は例えばＳ
ｉＯ□からなる眉間絶縁膜、４ａ、４ｂ、４ｃは例えば
ＳｉＯ！からなる絶縁膜、４ｄは例えばＳｉｎ、からな
るサイドウオール、５は第１のポリシリコン膜、６は第
２のポリシリコン膜、７は例えばＰＳＧからなる眉間絶
縁膜、８は例えばＳｉＯ□からなるフィールド酸化膜、
１０は例えばＳｉ、Ｎ、からなる耐酸化膜、１１はフィ
ールド酸化膜形成用の開口部、１２は例えばＰＳＧから
なるパッシベーション膜である。
なお、高融点金属層３はソースライン／ドレインライン
（本発明に係るソースライン／ドレインラインに８亥当
する。）として機能するものであり、各平行に配置され
ている。第２のポリシリコン膜６はワードライン（本発
明に係るワードラインに該当する。）として機能するも
のであり、ソースライン／ドレインラインとしての高融
点金属層３に対して直交するように配置されている。第
１のポリシリコン膜５はフローティングゲートとして機
能するものであり、第２のポリシリコン膜６はコントロ
ールゲートとして機能するものである。
（本発明に係るソースライン／ドレインラインに８亥当
する。）として機能するものであり、各平行に配置され
ている。第２のポリシリコン膜６はワードライン（本発
明に係るワードラインに該当する。）として機能するも
のであり、ソースライン／ドレインラインとしての高融
点金属層３に対して直交するように配置されている。第
１のポリシリコン膜５はフローティングゲートとして機
能するものであり、第２のポリシリコン膜６はコントロ
ールゲートとして機能するものである。
層間絶縁膜４は絶縁膜４ａ、絶縁膜４Ｃ及びサイドウオ
ール４ｄから構成されている。
ール４ｄから構成されている。
次に、その製造工程について説明する。
まず、第３図（ａ）に示すように、例えば熱酸化法によ
り基板１上に絶縁膜４ａを形成した後、例えばＣＶＤ法
により絶縁膜４ａ上にｓｉ、Ｎ。
り基板１上に絶縁膜４ａを形成した後、例えばＣＶＤ法
により絶縁膜４ａ上にｓｉ、Ｎ。
を堆積して耐酸化膜１０を形成する。
次に、第３図（ｂ）に示すように、例えばＲＩＥ法によ
り耐酸化膜１０を選択的にエツチングしてフィールド酸
化膜形成用の開口部１１を形成する。
り耐酸化膜１０を選択的にエツチングしてフィールド酸
化膜形成用の開口部１１を形成する。
次に、第３図（Ｃ）に示すように、例えばフィールド酸
化法により耐酸化膜１０のみをマスクとして開口部１１
を介して基板１を選択的に酸化して膜厚が例えば４００
０〜６０００人のフィールド酸化膜８を形成する。
化法により耐酸化膜１０のみをマスクとして開口部１１
を介して基板１を選択的に酸化して膜厚が例えば４００
０〜６０００人のフィールド酸化膜８を形成する。
次に、第３図（ｄ）、（ｄ）′に示すように、例えばＲ
ＩＥ法により耐酸化膜１０を選択的に全てエツチングす
る。
ＩＥ法により耐酸化膜１０を選択的に全てエツチングす
る。
次に第３図（ｅ）、（ｅ）′に示すように、例えばＣＶ
Ｄ法により、ポリシリコン、Ｓｔｏｗを順次堆積して膜
厚が例えば２０００〜３０００人の第１のポリシリコン
膜５、及び膜厚が例えば５００人の絶縁膜４ｂを形成し
た後、例えばＲＩＥ法により第１のポリシリコンＭ５及
び絶縁膜４ｂを選択的にエツチングする。ここで、絶縁
膜４ｂのエツチングガスとしては例えばフッ素系ガスで
あり、第１のポリシリコン膜５のエツチングガスとして
は例えばＣＣＺ、ガスである。
Ｄ法により、ポリシリコン、Ｓｔｏｗを順次堆積して膜
厚が例えば２０００〜３０００人の第１のポリシリコン
膜５、及び膜厚が例えば５００人の絶縁膜４ｂを形成し
た後、例えばＲＩＥ法により第１のポリシリコンＭ５及
び絶縁膜４ｂを選択的にエツチングする。ここで、絶縁
膜４ｂのエツチングガスとしては例えばフッ素系ガスで
あり、第１のポリシリコン膜５のエツチングガスとして
は例えばＣＣＺ、ガスである。
次に、第３図（ｆ）に示すように、例えばＣＶＤ法によ
り絶縁膜４ｂ及び第１のポリシリコン膜５を覆うように
Ｓｉｎ、を膜厚が例えば１０００〜２０００人で堆積し
た後、異方性エツチング（例えばフッ素系ガスによるＲ
ＩＥ法）によりＳｉｎ、の不要な部分を選択的にエツチ
ングしてサイドウオール４ｄを形成する。この時、第１
のポリシリコン膜５は絶縁膜４ ａｓ ４ ｂ及びサイ
ドウオール４ｄで覆われ、基板１が露出される。
り絶縁膜４ｂ及び第１のポリシリコン膜５を覆うように
Ｓｉｎ、を膜厚が例えば１０００〜２０００人で堆積し
た後、異方性エツチング（例えばフッ素系ガスによるＲ
ＩＥ法）によりＳｉｎ、の不要な部分を選択的にエツチ
ングしてサイドウオール４ｄを形成する。この時、第１
のポリシリコン膜５は絶縁膜４ ａｓ ４ ｂ及びサイ
ドウオール４ｄで覆われ、基板１が露出される。
次に、第３図（ｇ）に示すように、例えばスパッタ法に
よりＷを全面に堆積して膜厚が例えば５０〜３００人の
高融点金属層３を形成する。
よりＷを全面に堆積して膜厚が例えば５０〜３００人の
高融点金属層３を形成する。
次に、第３図（ｈ）に示すように、例えばフッ素系ガス
のＲＩＥ法によりＳｉｎ、の不要な部分を選択的にエツ
チングする。この時、高融点金属層３の基板１と接して
いる部分のみが残り、高融点金属層３のＳｉｎ、と接し
ていない部分がエツチングされる。そして、サイドウオ
ール４ｄか細くなり、第１のポリシリコン膜５が露出さ
れる。
のＲＩＥ法によりＳｉｎ、の不要な部分を選択的にエツ
チングする。この時、高融点金属層３の基板１と接して
いる部分のみが残り、高融点金属層３のＳｉｎ、と接し
ていない部分がエツチングされる。そして、サイドウオ
ール４ｄか細くなり、第１のポリシリコン膜５が露出さ
れる。
高融点金属層３の基板１と接している部分がエツチング
されないのは高融点金属層３がＳｉと反応して密着性が
高くなっているからであり、高融点金属層３の５ｉＯｚ
と接している部分がエツチングされるのは、高融点金属
層３とＳｉｎ、との密着性が悪いからである。次いで、
アニール処理を行う。
されないのは高融点金属層３がＳｉと反応して密着性が
高くなっているからであり、高融点金属層３の５ｉＯｚ
と接している部分がエツチングされるのは、高融点金属
層３とＳｉｎ、との密着性が悪いからである。次いで、
アニール処理を行う。
次に、第３図（ｉ）に示すように、例えば熱酸化法によ
り第１のポリシリコン膜５を選択的に酸化して絶縁膜４
Ｃを形成する。次いで、イオン注入法によりソース、ド
レイン拡散層２を形成する。
り第１のポリシリコン膜５を選択的に酸化して絶縁膜４
Ｃを形成する。次いで、イオン注入法によりソース、ド
レイン拡散層２を形成する。
ここで、イオン注入用の不純物としては基板１が例えば
ｐ型の場合は例えばＡｓ” （例えばＩＥ１５ａ Ｌ
ｏｔｓｓ ／ Ｃ４）であり、基板１が例えばｎ型の場
合は例えばＢ゛である。
ｐ型の場合は例えばＡｓ” （例えばＩＥ１５ａ Ｌ
ｏｔｓｓ ／ Ｃ４）であり、基板１が例えばｎ型の場
合は例えばＢ゛である。
次に、第３図（ｊ）、（ｊ）’ （ｊ）’に示すよ
うに、例えばＣＶＤ法と例えばＲＩＥ法により膜厚が例
えば２０００〜３０００人の第２のポリシリコン膜６を
選択的に形成した後、第３図（ｊ）′に示す点線部りの
如く、例えばＲＩＥ法により第１のポリシリコン膜５の
不要な部分を選択的にエツチングする。この時、基板１
をエツチングしてしまう可能性があるが、ポリシリコン
とシリコンのエツチング選択比の良い装置を使えば問題
はない。
うに、例えばＣＶＤ法と例えばＲＩＥ法により膜厚が例
えば２０００〜３０００人の第２のポリシリコン膜６を
選択的に形成した後、第３図（ｊ）′に示す点線部りの
如く、例えばＲＩＥ法により第１のポリシリコン膜５の
不要な部分を選択的にエツチングする。この時、基板１
をエツチングしてしまう可能性があるが、ポリシリコン
とシリコンのエツチング選択比の良い装置を使えば問題
はない。
そして、例えば熱酸化法により第２のポリシリコン膜６
を選択的に酸化して眉間絶縁膜７を形成した後、例えば
ＣＶＤ法により眉間絶縁膜７上にパッシベーション膜１
２を形成することにより、第１図に示すような構造の不
揮発性半導体記憶装置が完成する。ここで、チャネルス
トッパは例えばＢ゛で、例えばＩ Ｅ１３ａｔｏｍｓ
／ ｃｉのイオン注入により形成することができ、チャ
ネルは例えばＢ゛で、例えばＩ Ｅ１２ａｔｏ■ｓ／ｃ
ｉのイオン注入法により形成することができる。
を選択的に酸化して眉間絶縁膜７を形成した後、例えば
ＣＶＤ法により眉間絶縁膜７上にパッシベーション膜１
２を形成することにより、第１図に示すような構造の不
揮発性半導体記憶装置が完成する。ここで、チャネルス
トッパは例えばＢ゛で、例えばＩ Ｅ１３ａｔｏｍｓ
／ ｃｉのイオン注入により形成することができ、チャ
ネルは例えばＢ゛で、例えばＩ Ｅ１２ａｔｏ■ｓ／ｃ
ｉのイオン注入法により形成することができる。
次に、第４図を用いてこの不揮発性半導体記憶装置での
基本動作について具体的に例を挙げて説明する。
基本動作について具体的に例を挙げて説明する。
例えば、Ｔｒ、２−２（Ｔｒはトランジスタの略である
）を選択する場合、ソースライン／ドレインラインにつ
いてはＢをＬｏｗ 、ＣをＨｉｇｈにする。
）を選択する場合、ソースライン／ドレインラインにつ
いてはＢをＬｏｗ 、ＣをＨｉｇｈにする。
そして他のＡとＤはフロー） （Ｆｌｏａｔ ）にする
ことでＢとＣにはさまれたＴｒ、２−ｉが選択される。
ことでＢとＣにはさまれたＴｒ、２−ｉが選択される。
そして、ワードラインについてはｂをＨｉｇｈにし、他
のａ、ｃ、ｄをフロートにすることでＴｒ。
のａ、ｃ、ｄをフロートにすることでＴｒ。
２−２のみが選択される。書き込み、読み出しはＨｉｇ
ｈの電圧をそれぞれの動作である値に適宜設定すれば行
える。以下に、印加電圧を具体的に印加した場合を例示
する。
ｈの電圧をそれぞれの動作である値に適宜設定すれば行
える。以下に、印加電圧を具体的に印加した場合を例示
する。
（例）Ｂ Ｃｂ 非選択書き込ミＯＶ
−２ＴＶ −ｑ１２．５Ｖ ７０−ト書
き込み ０■ Σ１■ Σ５■ フロートす
なわち、上記実施例では、第１図（ａ）、（ｂ）に示す
ように、第１のポリシリコン膜５（フローティングゲー
ト）及び第２のポリシリコン１６（コントロールゲート
）ヲ有するメモリセルトランジスタをマトリクス状に配
置し、メモリセルトランジスタのソース／ドレイン間を
接続する複数のソースライン／ドレインラインを互いに
平行になるように配置し、かつワードラインとしての第
２のポリシリコン膜６をソースライン／ドレインライン
に対して直交するように配置して構成したので、従来の
もののようにコンタクトホール及び配線層を使用しない
で済み、コンタクトホール径とコンタクトホールとゲー
トの間隔を確保する必要がなくなり、コンタクト抵抗の
増大と、配線層とゲートのショートとを生じさせること
なく、高集積化を実現することができる。
−２ＴＶ −ｑ１２．５Ｖ ７０−ト書
き込み ０■ Σ１■ Σ５■ フロートす
なわち、上記実施例では、第１図（ａ）、（ｂ）に示す
ように、第１のポリシリコン膜５（フローティングゲー
ト）及び第２のポリシリコン１６（コントロールゲート
）ヲ有するメモリセルトランジスタをマトリクス状に配
置し、メモリセルトランジスタのソース／ドレイン間を
接続する複数のソースライン／ドレインラインを互いに
平行になるように配置し、かつワードラインとしての第
２のポリシリコン膜６をソースライン／ドレインライン
に対して直交するように配置して構成したので、従来の
もののようにコンタクトホール及び配線層を使用しない
で済み、コンタクトホール径とコンタクトホールとゲー
トの間隔を確保する必要がなくなり、コンタクト抵抗の
増大と、配線層とゲートのショートとを生じさせること
なく、高集積化を実現することができる。
なお、上記実施例では、第３図（ｉ）に示すように、第
１のポリシリコン膜５の側壁にサイドウオール４ｄ及び
その上に絶縁膜４ｃを形成してからソース、ドレイン拡
散層２形成のためのイオン注入を行う場合について説明
したが、本発明はこれに限定されるものではなく、第３
図（ｅ）に示す工程の際の第１のポリシリコンＢ５パタ
ーニング後にソース、ドレイン拡散層２形成のためのイ
オン注入を行ってもよく、第３図（ａ）に示す工程の際
のＳｉ○２エツチングをオーバーエツチングしてサイド
ウオール４ｄ厚を十分薄（シてからソース、ドレイン拡
散層２形成のためのイオン注入を行ってもよい。これら
後記２つの方法によれば、オフセット気味になることが
ないという利点がある。
１のポリシリコン膜５の側壁にサイドウオール４ｄ及び
その上に絶縁膜４ｃを形成してからソース、ドレイン拡
散層２形成のためのイオン注入を行う場合について説明
したが、本発明はこれに限定されるものではなく、第３
図（ｅ）に示す工程の際の第１のポリシリコンＢ５パタ
ーニング後にソース、ドレイン拡散層２形成のためのイ
オン注入を行ってもよく、第３図（ａ）に示す工程の際
のＳｉ○２エツチングをオーバーエツチングしてサイド
ウオール４ｄ厚を十分薄（シてからソース、ドレイン拡
散層２形成のためのイオン注入を行ってもよい。これら
後記２つの方法によれば、オフセット気味になることが
ないという利点がある。
上記実施例は、フィールド酸化膜８を島状に分離して形
成する場合について説明したが、本発明はこれに限定さ
れるものではなく、第５図（ａ）、（ｂ）に示すように
、帯状に連ねて形成する場合であってもよく、この場合
、更に集積化が容易になるという利点がある。具体的に
は、第５図＜ａ）に示すように、フィールド酸化膜８を
帯状に連ねて形成した後、第５図（ｂ）に示すように、
第１のポリシリコン膜５をパターニングと同時にセルフ
ァラインでフィールド酸化膜８をエツチングし、ソース
ライン／ドレインラインを形成する。
成する場合について説明したが、本発明はこれに限定さ
れるものではなく、第５図（ａ）、（ｂ）に示すように
、帯状に連ねて形成する場合であってもよく、この場合
、更に集積化が容易になるという利点がある。具体的に
は、第５図＜ａ）に示すように、フィールド酸化膜８を
帯状に連ねて形成した後、第５図（ｂ）に示すように、
第１のポリシリコン膜５をパターニングと同時にセルフ
ァラインでフィールド酸化膜８をエツチングし、ソース
ライン／ドレインラインを形成する。
したがって、フィールド酸化膜８を効率よく微細に形成
することができる。これ以後の工程は第３図（ｆ）以降
に示す工程と同様である。
することができる。これ以後の工程は第３図（ｆ）以降
に示す工程と同様である。
本発明によれば、コンタクト抵抗の増大と、配線層をゲ
ートのショートとを生じさせることなく、高集積化を実
現することができるという効果があ
ートのショートとを生じさせることなく、高集積化を実
現することができるという効果があ
第１図〜第４図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の製造方法を説明する図、第４図は一
実施例の動作原理を説明する回路ブロック図、 第５図は他の実施例を説明する図、 第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、 第６図は従来例の構造の詳細を説明する図、第７図は従
来例の回路ブロック図である。 １１・・・・・・開口部、 １２・・・・・・パッシベーション膜。 １・・・・・・基板、 ２・・・・・・ソース、ドレイン拡散層、３・・・・・
・高融点金属層、 ４・・・・・・層間絶縁膜、 ４ ａ ｓ ４ ｂ −４ｃ・・・・・・絶縁膜、４ｄ
・・・・・・サイドウオール、 ５・・・・・・第１のポリシリコン膜、６・・・・・・
第２のポリシリコン膜、７・・・・・・層間絶縁膜、 ８・・・・・・フィールド酸化膜、 １０・・・・・・耐酸化膜、 一実施例の製造方法を説明する図 第３図 一実施例の製造方法を説明する図 第 図 第 図 他の実施例を説明する図 第５図 一実施例の製造方法を説明する図 ＜ａ＞ 従来例の構造の詳細を示す図 第 図
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の製造方法を説明する図、第４図は一
実施例の動作原理を説明する回路ブロック図、 第５図は他の実施例を説明する図、 第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、 第６図は従来例の構造の詳細を説明する図、第７図は従
来例の回路ブロック図である。 １１・・・・・・開口部、 １２・・・・・・パッシベーション膜。 １・・・・・・基板、 ２・・・・・・ソース、ドレイン拡散層、３・・・・・
・高融点金属層、 ４・・・・・・層間絶縁膜、 ４ ａ ｓ ４ ｂ −４ｃ・・・・・・絶縁膜、４ｄ
・・・・・・サイドウオール、 ５・・・・・・第１のポリシリコン膜、６・・・・・・
第２のポリシリコン膜、７・・・・・・層間絶縁膜、 ８・・・・・・フィールド酸化膜、 １０・・・・・・耐酸化膜、 一実施例の製造方法を説明する図 第３図 一実施例の製造方法を説明する図 第 図 第 図 他の実施例を説明する図 第５図 一実施例の製造方法を説明する図 ＜ａ＞ 従来例の構造の詳細を示す図 第 図
Claims (1)
- フローティングゲート及びコントロールゲートを有する
メモリセルトランジスタがマトリクス状に配置され、各
該メモリセルトランジスタのソース／ドレイン間を接続
する複数のソースライン／ドレインラインが互いに平行
に配置され、且つワードラインが前記ソースライン／ド
レインラインに対して直交するように配置されているこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199114A JPH0247868A (ja) | 1988-08-10 | 1988-08-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199114A JPH0247868A (ja) | 1988-08-10 | 1988-08-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247868A true JPH0247868A (ja) | 1990-02-16 |
Family
ID=16402364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199114A Pending JPH0247868A (ja) | 1988-08-10 | 1988-08-10 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213163A (ja) * | 1988-12-05 | 1990-08-24 | Sgs Thomson Microelectron Srl | Ｅｐｒｏｍ記憶セルのマトリックス構造を製造する方法 |
| DE19616603C2 (de) * | 1995-04-25 | 2002-12-12 | Hyundai Electronics Ind | EEPROM-Flashzellen-Reihenanordnung sowie ein Verfahren zu deren Herstellung |
-
1988
- 1988-08-10 JP JP63199114A patent/JPH0247868A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213163A (ja) * | 1988-12-05 | 1990-08-24 | Sgs Thomson Microelectron Srl | Ｅｐｒｏｍ記憶セルのマトリックス構造を製造する方法 |
| DE19616603C2 (de) * | 1995-04-25 | 2002-12-12 | Hyundai Electronics Ind | EEPROM-Flashzellen-Reihenanordnung sowie ein Verfahren zu deren Herstellung |
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