JPH06112771A - 適応認識装置 - Google Patents

適応認識装置

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JPH06112771A
JPH06112771A JP5054885A JP5488593A JPH06112771A JP H06112771 A JPH06112771 A JP H06112771A JP 5054885 A JP5054885 A JP 5054885A JP 5488593 A JP5488593 A JP 5488593A JP H06112771 A JPH06112771 A JP H06112771A
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    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
    • H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
    • H04B3/231—Echo cancellers using readout of a memory to provide the echo replica

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  • Optical Communication System (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Complex Calculations (AREA)
  • Image Analysis (AREA)
  • Radar Systems Or Details Thereof (AREA)
  • Image Processing (AREA)
  • Character Discrimination (AREA)
  • Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
  • Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)

Abstract

(57)【要約】 【目的】 エコーキャンセラあるいはディジタルフィル
タに利用する要素としての適応認識装置を小さい記憶容
量で実現する。 【構成】 入力信号を記憶する入力記憶回路から複数の
ランダム接続されたアドレス信号線により複数の記憶素
子をアドレス指定して、複数の部分推定値を読出し、こ
の複数の部分推定値および実際の入力信号に対する応答
信号を演算して得た共通値により、記憶素子の記憶内容
を更新する。 【効果】 記憶素子の容量が実現できる範囲となるとと
もに、複数のアドレス信号線がランダム接続でよいので
製造上の制約が小さくなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は信号パターンの認識およ
びパターン認識による信号処理に利用する。特に、適応
的に信号パターンを認識する適応認識装置に関する。
【０００２】本発明の適応認識装置は、エコーキャンセ
ラあるいはディジタルフィルタに利用することができ
る。
【０００３】
【従来の技術】電子認識プロセスは、例えば光パターン
認識、光文字認識、音声認識等の、多くの技術分野で利
用できる。パターン認識装置としては、入力されたパタ
ーンが所定のパターンと一致するか否かを判断し、これ
をラベルを含む値として出力するものがよく知られてい
る。このようなパターン認識装置の他に、入力されたパ
ターンを認識し、このパターンに対する応答値を推定し
て出力する認識装置が考えられる。このような認識装置
は、従来はパターン認識の技術として考慮されていなか
ったエコーキャンセラや、信号フィルタリング回路に利
用できる。
【０００４】このような認識装置は、入力信号のパター
ンを認識し、この入力信号に対する応答信号の推定値を
出力する。したがって、この認識装置は特にエコーキャ
ンセラに適している。以下にエコーキャンセラに認識装
置を用いる例について説明する。
【０００５】エコーキャンセラは、電話回路から局が受
信したエコーを削減するために用いられる。このエコー
は、同じ局により回路中に伝達された信号から発生す
る。エコーは、例えば、四線二線ハイブリッド結合器で
のわずかな不整合や、離れた局の送受話器における音響
帰還等の、種々の原因により生じる。通常はこのような
エコーが問題になることはないが、国際通話の場合に
は、エコーの減衰に数十ミリ秒以上もかかるため耳障り
となる。二方向動作を維持するために、エコーキャンセ
ラは、どのような帰還パスにも応答できなければならな
い。帰還パスまたはハイブリッド結合器が異なるとその
特性が異なる。このようなすべての異なる特性の回路に
対して動作するためには、エコーキャンセラは適応的で
なければならない。
【０００６】従来、三種類の適応エコーキャンセラ（ま
たはフィルタ）が公知である。第一のタイプは、ＦＩＲ
（有限インパルス応答）キャンセラであり、入力信号を
信号線のインパルス応答と重ね合わせ、瞬間的なエコー
を除去する。
【０００７】第二のタイプは、記憶素子に入力信号パタ
ーンに対する応答信号の推定値を記憶し、シフトレジス
タが記憶した入力信号の履歴により上記記憶素子のアド
レスを指定して推定値を得るエコーキャンセラである。
入力信号の履歴パターンが記憶素子のアドレスと対応付
けられ、このアドレスにそれぞれの信号履歴に対するエ
コー応答信号の推定値を記憶する。
【０００８】第三のタイプは、入力信号のワードを構成
するビット数のステージが多段接続されたシフトレジス
タを用い、それぞれのステージ毎にＲＡＭを設け、ステ
ージ毎にそのビットパターンでＲＡＭのアドレスを指定
するエコーキャンセラである。ＲＡＭのアドレスに記憶
れた内容を容易に更新できる。
【０００９】ここで、第二のタイプのエコーキャンセラ
について説明しておく。
【００１０】図９は、従来例の第二のタイプのエコーキ
ャンセラのブロック構成図である。入力信号１は、ハイ
ブリッド結合器２と、240 ×８ビットのシフトレジスタ
３とに供給される。シフトレジスタ３には、ワード単位
の信号シーケンスが入力される。シフトレジスタ３は19
20個の記憶セルで構成され、各記憶セルが「０」または
「１」を記憶する。これらの記憶セルは、ＲＡＭ４のア
ドレス線に接続される。ＲＡＭ４は、シフトレジスタ３
に入力可能な信号ビットパターンに対するエコー推定値
を記憶するために、２1920個のアドレスを備える。この
ような大容量のＲＡＭを構成することが可能であれば、
ＲＡＭ４の各アドレスにエコー推定を記憶させ、シフト
レジスタ３に接続されたアドレス線により、信号パター
ンに対応する推定値５を読み出す。さらに、入力信号１
に対応するエコー推定値５を、ハイブリッド結合器２か
ら受け取った実際の応答信号６から減算器７により減算
し、残留エコー信号８を得る。この残留エコー信号８を
更新値として、推定値５が記憶されていたアドレスに供
給する。これにより、実際に同じ信号が再び現れたとき
には、正しいエコー推定値が読み出される。
【００１１】
【発明が解決しようとする課題】しかし、上記の第一の
エコーキャンセラを使用する場合には、英国においては
最大エコー遅延は約32msであり、入力信号の相対的な履
歴を８kHz の標本化速度で蓄えてエコーを推定するため
に、256 タップのシフトレジスタを用いる必要がある。
さらに、エコーを推定して応答信号を更新するために、
エコーキャンセラは、標本周期 125μs の間に 512回の
乗算と 512回の加算を行う必要がある。これを実現する
には、高速演算素子および高速記憶素子を必要とし、高
価になる欠点がある。
【００１２】また、第二のエコーキャンセラは、入力信
号が１ワード８ビット構成のディジタル信号で、この信
号履歴を240 タップシフトレジスタに蓄えるとすると、
上述の要求により、一つのシフトレジスタが1920個の記
憶セルで構成される。入力パターンに対応してエコーの
推定値を記憶するためには、ＲＡＭのアドレスは２1920
個のアドレスが必要であり、しかも、一つのアドレスあ
たり８ビットのデータを記憶する。このような記憶容量
は実現不可能であり、現実のこのタイプのエコーキャン
セラは、非常に小さいシフトレジスタを用いることしか
できない。このようなエコーキャンセラは、乗算または
加算を必要とせず、それぞれの入力信号で異なるアドレ
スにアクセスするので、帰還パス内の多数の非線形性を
相殺することができる。しかし、このようなエコーキャ
ンセラの適応時間は長く、記憶容量の制限により、伝送
される信号のシンボル数が少なく、エコーパスが短い場
合にのみ使用できる。したがって、このようなエコーキ
ャンセラは音声信号の送受信には適さない。
【００１３】さらに、第三のタイプのエコーキャンセラ
は、一時的な非線形性に依存する強度の相殺のためにし
か用いることができない。
【００１４】本発明は、以上の問題点を解決し、少ない
記憶量で入力信号に対する応答信号を推定し、しかも実
際の応答信号との差を高速で修正することのできる適応
認識装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の適応認識装置
は、入力信号のパターンをビット情報として複数の記憶
セルに蓄える入力記憶回路と、この入力信号に対する応
答信号を受信する手段と、上記入力記憶回路の記憶パタ
ーンに対応して上記応答信号の推定値を出力する推定手
段と、この推定手段の出力を用いて上記応答信号を修正
する修正手段と、この修正手段の出力を用いて上記推定
手段の出力する推定値を更新する更新手段とを備えた適
応認識装置において、上記推定手段は、上記記憶セルに
接続されたそれぞれ複数のアドレス線によりアドレス指
定可能な複数の記憶素子と、この複数の記憶素子から読
み出した値を演算して推定値を得る推定値計算手段とを
含み、上記更新手段は、上記複数の記憶素子のそれぞれ
の読み出されたアドレスの内容を更新する手段を含むこ
とを特徴とする。
【００１６】本発明の第一の発明が特徴とするところ
は、上記アドレス線が複数であって、この複数のアドレ
ス線は入力記憶回路の記憶セルと上記複数の記憶素子と
の間にランダムに接続されたところにある。
【００１７】本発明の第二の発明が特徴とするところ
は、入力記憶回路に蓄積されるデータワードは非線形符
号化されたワードであって指数ビットおよび仮数ビット
を含むことにあり、さらに、上記入力記憶回路は複数段
のレジスタにより構成され、そのレジスタの各段に上記
ワードが蓄積される構成であり、上記複数の記憶素子は
上記レジスタに蓄積された指数ビットの全部および仮数
ビットの少なくとも一部によりアドレス指定される構成
であるところにある。
【００１８】推定値計算手段は、複数の記憶素子から読
み出した値をすべて加算する加算回路を含む。この加算
値を平均するための手段は、推定値計算手段に備えても
よく、更新手段に備えてもよい。
【００１９】更新手段は、上記複数の記憶素子のそれぞ
れの読み出したアドレスの内容に更新値を加算する手段
を含む。
【００２０】本発明をエコーキャンセラに実施すること
ができる。そのエコーキャンセラは、上記の適応認識装
置を用いたものであり、送信機および受信機に接続さ
れ、この送信機の出力に接続され、送信する信号のパタ
ーンをビット情報として複数の記憶セルに蓄える入力記
憶回路と、上記記憶セルに接続されたそれぞれ複数のア
ドレス線によりアドレス指定可能な複数の記憶素子と、
この複数の記憶素子から読み出した値を演算して推定値
を得る推定値計算手段とこの推定値計算手段の出力を用
いて上記受信機の出力信号のエコーを除去するエコー除
去手段と、このエコー除去手段の出力を用いて上記複数
の記憶素子のそれぞれの読み出されたアドレスの内容を
更新する更新手段とを備えたことを特徴とする。
【００２１】さらに、本発明をディジタルフィルタに実
施することができる。そのディジタルフィルタは、上記
の適応認識装置を用いたディジタルフィルタであり、入
力信号のパターンをビット情報として複数の記憶セルに
蓄える入力記憶回路と、上記記憶セルに接続されたそれ
ぞれ複数のアドレス線によりアドレス指定可能な複数の
記憶素子と、この複数の記憶素子から読み出した値を上
記入力信号と演算して出力する手段と、上記入力信号と
してトレーニング信号が入力されたときにだけ、上記演
算する手段の出力により上記記憶素子の読み出された内
容を更新する手段とを備えたことを特徴とする。
【００２２】
【作用】本発明の適応認識装置は、大容量のＲＡＭを用
いる必要がない。この適応認識装置は、例えば適応エコ
ーキャンセラとして利用できる。入力記憶回路としては
最も簡単にはシフトレジスタを用い、このシフトレジス
タにディジタルデータを供給することが望ましい。記憶
素子としてはランダムアクセスメモリ（ＲＡＭ）が望ま
しい。各記憶素子から読み出した値、すなわち部分推定
値を何らかの計算により一つの値すなわち共通値とし、
この共通値を直接または間接に入力信号に対する応答信
号を推定するために用いる。本装置をエコーキャンセラ
に用いる場合には、エコーを推定することができる。
【００２３】記憶素子あたりのアドレス線の本数は、一
本または少数本であり、アドレス数（記憶容量）を非常
に削減でき、装置のトレーニング時間が短い。ここで、
記憶素子あたりのアドレス数が一つの場合には、入力信
号パターンの非線形性を完全にはモデル化できず、記憶
素子あたりのアドレス数が二つでも、非線形性のモデル
化の容量が制限される。しかし、記憶素子あたり一つま
たは二つのアドレスを使用することは速度の点で有利で
あり、経済的な記憶素子を構成できる。
【００２４】上記の共通値を求める方法として種々の計
算方法が考えられるが、望ましくは、複数の記憶素子か
ら読み出したすべての部分推定値を合計するものであ
る。加算以外の計算でも共通値を導くことができるが、
この場合には、更新手段との関係で、本装置を確実に正
しく適応化できるようにする。部分推定を合計する場合
には、入力信号のデータパターンおよびこれに対する応
答出力を認識するうえで非常に優れている。例えば、エ
コーキャンセラに用いる場合には、エコーパスが変化す
ることにより生じるような入力信号と応答信号との関係
を高速で適応させることができる。本装置はまた、入力
記憶回路でパターンを構成することができるディジタル
信号であれば、入力信号が数値データ、映像、音響また
は他のパターンまたはこれらの混合したものであっても
実施できる。
【００２５】各記憶素子の記憶内容を更新するために、
部分推定値の平均値を推定値とし、実際の応答信号から
これに対応する推定値を差し引いて修正値を求め、この
修正値をそのまま更新値として各記憶素子のそれぞれの
アドレスに供給することが望ましい。また、修正値を、
応答信号から部分推定値の総和を差し引いて得ることが
できる。この場合には、この修正値を記憶素子数で割っ
た更新値を各記憶素子のそれぞれのアドレスに供給す
る。
【００２６】どちらの場合でも記憶素子に更新値を供給
できる。前者の場合には、各記憶素子の記憶している部
分推定値は別々の値である。これに対して後者の場合
は、加算に要求される真の部分推定であるが、更新手段
に供給されるまでは正規化または平均されていない。し
たがって後者の場合には、更新値として用いる前に修正
値を正規化する必要がある。
【００２７】記憶素子がそれぞれ一つまたは二つのアド
レスを含む場合には、このアドレスをそれぞれ単一のア
ドレス線で指定できる。記憶素子あたり一つのアドレス
しか含まない場合には、装置の適応時間が非常に速い。
記憶素子あたり二つのアドレスを含む場合には、適応速
度が犠牲となるが、非線形性をモデル化する可能性が増
大する。
【００２８】記憶素子のそれぞれのアドレス線と入力記
憶回路との接続は、どのような接続でもよい。接続位置
の分布は、本装置の使用状況によって決定するか、ある
いはランダムに選択する。ランダムに接続する場合に
は、定義できない非線形性でもモデル化できる可能性が
ある。
【００２９】しかし、装置の使用形態によっては、記憶
素子あたり一つ以上のアドレス線を備えたほうが都合が
よい場合もある。この場合には、記憶素子が複数のアド
レス線を含み、このアドレス線を入力記憶回路の複数の
記憶セルにランダムに接続する。この構成では装置の適
応時間が増加するが、より多くの異なる非線形性をモデ
ル化することができる。特に、モデル化されるべき非線
形性の形状が正確に定義できない場合に有効である。
【００３０】また、この場合に、アドレス線と記憶セル
との接続はランダムでなくともよい。ランダムの場合で
もランダムではない場合でも、記憶素子あたりのアドレ
ス線の本数は、入力信号に含まれるそれぞれワードのビ
ット数より小さいことが望ましい。これは、記憶素子の
記憶量を非常に削減し、アドレス線の分布がランダムな
場合にも、特定の目的に適した特定の配列の場合にも効
果的である。
【００３１】入力記憶回路の個々のセルには、一本以上
のアドレス線を接続することが都合がよい。
【００３２】本発明の適応認識装置は、入力データが正
負の符号、３個の指数ビットおよび４個の仮数ビットを
含むＡ規則またはμ規則ワードの場合に利用するに適す
る。このような場合には、記憶素子のアドレス線とし
て、入力シフトレジスタの８ビットの「水平」セグメン
トから、３個の指数ビット、仮数ビットの一つ、および
選択的に符号ビットを用いて、４個の記憶素子のアドレ
スを指定する。共通値を得るために、シフトレジスタの
水平セグメント毎に４個の記憶素子の出力を加算し、こ
れをさらに垂直方向に加算してもよく、単一の加算器で
すべての記憶素子の出力を加算してもよい。どちらの場
合でも、符号ビットを一個の記憶素子に供給し、他のビ
ットを、それぞれ五本のアドレス線が設けられた記憶素
子に供給する。これとは別に、４個の記憶素子毎にその
出力を加算する場合には、符号ビットを、各々の加算手
段の出力値を反転または非反転して出力するための制御
に用いることができる。このような、入力記憶回路をレ
ジスタで構成し、このレジスタの各ステージで上記ワー
ドの一つを記憶し、ステージ毎に複数の記憶素子がこの
ステージに接続され、少なくとも上記指数部のすべてお
よび上記仮数ビットの一つにより各記憶素子をアドレス
指定でき、これにより各記憶素子から部分推定値を読み
出し、すべての部分推定値を加算して総推定値を得る構
成の適応認識装置は、どのような形態の指数ビットおよ
び仮数ビットを含む非線形符号化ワードにも使用でき
る。
【００３３】このような適応認識装置を縦続に接続して
使用することもできる。この場合には、各入力記憶回路
に対して得られた部分推定の平均をさらに平均して総推
定値を得る。
【００３４】本発明装置は、さらに、あらかじめ定めら
れたシーケンスにより、二つのモードで動作させる手段
を含むことができる。二つのモードとは、記憶素子の内
容を更新する更新モードおよび記憶素子の内容を更新す
ることなしに修正値を出力する認識モードである。
【００３５】本発明の装置は、入力記憶回路を構成する
シフトレジスタの信号パターンに対応して、記憶素子の
アドレスに等価な値を書き込むことにより、シフトレジ
スタ内のパターン位置と独立に、特定の入力パターンを
認識することができる。
【００３６】本適応認識装置をエコーキャンセラに利用
して、送受信装置に使用することができる。この場合に
は、送信機出力を適応認識装置の入力とし、受信機の出
力を応答信号とする。受信機の信号は送信機出力のエコ
ーを含み、本装置は送信した信号から生じた受信応答信
号を部分的にキャンセルすることができる。
【００３７】本発明の装置を、入力信号をそのまま応答
信号として用い、記憶素子の内容の更新を中断できるよ
うにする。これにより、自動トレーニングフィルタまた
は波形認識装置に利用することができる。本装置をこの
ように使用する場合には、適当な信号パターンを入力信
号として、特定の入力信号パターンを認識できるように
トレーニングすることもできる。更新が中断された後に
は、修正値出力は、入力信号からトレーニング信号を差
し引いた値となる。
【００３８】以下図面を用いて詳しく説明する。
【００３９】
【実施例】図１は本発明の基本的なブロック構成図であ
る。この図１の構成については限定された本願特許請求
の範囲には含まれていないが、この図１は本発明の基本
的な構成および動作を理解することができるのでこれを
はじめに説明する。
【００４０】この適応認識装置は、エコーキャンセラと
して用いることができるが、これに限定されるものでは
なく、他の分野でも利用できる。入力信号10は入力記憶
回路12に供給される。入力記憶回路12はシフトレジスタ
で構成することが望ましい。データを供給する方法は信
号源とこの装置との関係に依存するが、これは重要では
ない。入力データの各ビットは、到来順にこの入力記憶
回路12を構成する記憶セルにそれぞれ記憶される。場合
によっては、入力信号を信号線14から分岐させて入力記
憶回路12に供給するのではなく、信号線14の途中に入力
記憶回路12を設けて、この入力記憶回路12に入力信号を
通過させてもよい。
【００４１】アドレス線16が入力記憶回路12の個々の記
憶セルに接続される。これらのアドレス線16の各々は、
特定の記憶セルの内容を検知し、それぞれＲＡＭ18に対
するアドレスを指定する（図面では、複数のアドレス線
16およびＲＡＭ18のうち一部だけ示した）。１個のＲＡ
Ｍ18については１本のアドレス線のみが接続されてい
る。
【００４２】入力記憶回路12の各記憶セルとアドレス線
16との接続は、この装置の使用方法に適するようにあら
かじめ定められたパターンに従って接続してもよく、図
１に示すようにランダムに接続してもよい。どのアドレ
ス線を接続しても、各々の記憶セルは同等である。アド
レス線16の本数およびＲＡＭ18の個数（これらは同一の
値であるが）は任意である。典型的には記憶セルの個数
と同じにするが、これより多くても少なくても同様に本
発明を実施できる。
【００４３】各アドレス線16は、入力記憶回路12の各ア
ドレス線16が接続されている記憶セルの内容によって
「１」または「０」になる。この「１」または「０」に
対応して、そのアドレス線16に接続されているＲＡＭ18
の二つのアドレスのいずれかを指定する。ＲＡＭ18のそ
れぞれのアドレスの記憶内容は、入力記憶回路12の内容
すなわち入力信号に対する応答の推定値の部分を示す部
分推定値となる。 これらの部分推定値に基づいて、計
算回路22が共通値を計算する。この共通値を部分推定値
から導く方法としては種々の方法があるが、ここでは部
分推定値を全部加算して平均値を求める例について説明
する。計算回路23は、共通値から得られた総推定値26
と、入力信号10に対する応答信号24とに基づいて、修正
値28を計算する。このとき、更新手段 (図示せず) は更
新値30をそれぞれのＲＡＭ18の読み出した側のアドレス
に供給し、そのアドレスにあった値に加算する。これに
より、同じデータが入力記憶回路12に存在する間に、実
質的に修正された総推定値26を得ることができる。応答
信号24が、入力信号10とＲＡＭ18が出力した部分推定値
20とにより予想される値と異なる場合には、更新手段が
上述のように部分推定値20を修正する。これにより応答
信号24の入力信号10に対する依存性を変化させ最適化す
ることができる。更新手段で更新値30を計算する方法
は、計算回路22が共通値を導く方法に関連して適当な方
法を用い、この適応認識装置を目的に合わせて正しく適
応させなければならない。
【００４４】すなわち、総推定値26を得るために、部分
推定値20を計算回路22で加算し、この総和を計算回路23
で応答信号24から差し引く。計算回路23の減算により修
正値28を求め、これを更新値30として部分推定値を出力
したＲＡＭ18のアドレス位置に供給する。それぞれのＲ
ＡＭ18から読み出したワードをすべて加算しているの
で、総推定値26または修正値28をＲＡＭ18の総数で割ら
なければならない。更新のために、更新値を各々のアド
レス位置の記憶内容に加算する。更新値を導くための他
の手段として、例えば、誤差の部分をＲＡＭ18に返すと
か、符号ビットだけを返す等の方法を用いることもでき
る。ただしこの場合の適応速度は遅くなる。
【００４５】この適応認識装置の使用例として、信号線
14を直接または間接に応答信号24の入力に接続すること
ができる。本装置は、入力信号10が入力されるとこの信
号を学習して認識し、入力信号10に対応して応答信号24
と等しいまたはほぼ等しい総推定値26を返す。この結
果、入力信号10と応答信号24との関係の変化が、本装置
の適応特性により調節される。さらに、装置の故障、例
えば一個のＲＡＭ18が故障しても、更新時に、他のＲＡ
Ｍ18が故障による誤差を相殺するように自動的に調節さ
れる。
【００４６】トレーニング後にＲＡＭ18の更新を中断す
ると、本装置を、トレーニングした信号だけを認識する
装置として使用できる。トレーニングに用いた信号パタ
ーンと異なるすべての入力信号10に対して総推定値26を
「０」にする場合には、上記信号パターンを含む入力信
号10に対して、修正値28は受信する応答信号24の成分だ
けになる。したがって本装置を、トレーニング可能なフ
ィルタまたは入力信号パターン検出器として使用でき
る。
【００４７】この装置はまた、乗算を必要としない利点
がある。これをエコーキャンセラとして用いる場合に
は、多数の計算を実行するＦＩＲキャンセラに比較して
明確な利点がある。
【００４８】この装置はまた、各々のＲＡＭが記憶する
応答信号に対する部分推定値を複数のビットで記憶して
いる。
【００４９】このように、２個のアドレスだけで構成さ
れるＲＡＭを使用することにより、従来例装置に比較し
て必要となる記憶容量を削減することができる。
【００５０】さらに、アドレスを各ＲＡＭ18についてそ
れぞれ１個にすることもできる。この場合にはアドレス
線16の「１」または「０」の一方についてのみ出力を送
出し、他方については出力を送出しない構成とする。
【００５１】このように、それぞれのＲＡＭ18は一つま
たは二つのアドレスを含んでいる。したがって、入力記
憶回路12の記憶セルの個数は従来例と同一であるが、Ｒ
ＡＭ18の必要な記憶容量を従来例に比較して大幅に削減
できる。例えば、図１に示したような128 個の記憶セル
を含む入力記憶回路12を、図９に示した従来例に用いる
場合には、２128 個のアドレスを有するＲＡＭが必要と
なる。本実施例では複数のＲＡＭ18を必要とするが、そ
れぞれのＲＡＭ18に必要なアドレスの個数は２1 個であ
り、全体としての記憶容量を大幅に削減できる。
【００５２】図２は本発明第一実施例適応認識装置のブ
ロック構成図である。
【００５３】この実施例では、各々のＲＡＭ34がさらに
多くのアドレスおよびアドレス線を備え、このアドレス
線は入力記憶回路30の記憶セルにランダムに接続され
る。複数のアドレス線がグループ32にまとめられて、入
力記憶回路30の個々の記憶セルに接続される。それぞれ
のアドレス線は特定の記憶セルの内容を検知し、アドレ
ス線のグループ32がそれぞれのＲＡＭ34のアドレスを供
給する。グループ32に含まれるアドレス線の本数は１本
以上であれば何本でもよい。しかし、１個のＲＡＭあた
りのアドレス数を実際的な数に制限するために、グルー
プ32に含まれるアドレス線の本数は比較的少ないことが
望ましい。ＲＡＭあたりのアドレス線は典型的には８本
だけなので、ＲＡＭあたりのアドレス数は２8 個だけで
ある。したがって、入力記憶回路の記憶セル数が同一の
場合に、必要なＲＡＭの容量を従来例に比較して大幅に
削減できる。例えば第２図では記憶セル数を128 個とし
ているが、図９の例で記憶セル数が128 個の場合には、
２128 個のアドレスを備えたＲＡＭが必要である。本実
施例の場合には、２8 個のアドレスを備えた複数個のＲ
ＡＭが必要であるが、この個数が複数でも総記憶容量は
非常に少なくてすむ。同時に、アドレス線がランダムに
分布しているため、多数の異なる波形、特に従来例装置
では不可能であった非線形性のモデル化が可能である。
【００５４】異なるアドレス線を接続しても記憶セルそ
のものは同じ働きをする。このようなアドレス線のグル
ープ32の数、したがってＲＡＭ34の個数はどのような数
でもよい。アドレス線の本数は、典型的には入力記憶回
路の記憶セル数に等しいが、これより多くても少なくて
もよい。
【００５５】アドレス線のグループ32は、入力記憶回路
30の内容とアドレス線が接続されている記憶セルの位置
とに関連して、このアドレス線に接続されているＲＡＭ
34のアドレスを指定する。ＲＡＭ34のそれぞれのアドレ
スには、入力記憶回路12の内容に対応する部分推定値を
示すワードを記憶する。このような部分推定値を加算し
て総推定値を生成する。この総推定値と受信した応答信
号との関係から、上述の説明と同様にして修正値および
更新値が得られる。
【００５６】アドレス線の本数が多いほど、非線形性を
モデル化する可能性が増大するが、これと同時に必要な
記憶容量も増大する。
【００５７】図３は本発明第二実施例適応認識装置のブ
ロック構成図である。この実施例装置は、縦続接続され
た複数の入力記憶回路42、43、44を備えている。これら
の入力記憶回路42、43、44は、第一実施例および第二実
施例と同様に、それぞれ複数のアドレス線によりＲＡＭ
46、48、50に接続される。ＲＡＭ46、48、50の各々の出
力は、入力記憶回路の個々の記憶セルの内容により生成
されたアドレスに対応して蓄えられた部分推定値を出力
する。ＲＡＭ46、48、50は、それぞれが複数（ｗ、ｘ、
ｙ個）のＲＡＭで構成されており、これらのそれぞれの
部分応答を加算器52で加算し、除算器54でＲＡＭの個数
により除算し、それぞれのＲＡＭに対する平均値をさら
にＲＡＭ46、48、50について平均して推定値60を得る。
このようにして得られた推定値60を応答信号62と演算し
て修正値64を生成する。この修正値64から、上述の説明
と同様に、ＲＡＭ46、48、50に供給するための更新値66
を導く。このようにして、全体的な誤差更新値を使用し
ているＲＡＭに供給する。
【００５８】図４および図５は、本発明を線形に符号化
された入力信号を用いるエコーキャンセラとして利用す
る場合の、アナログディジタル変換器およびディジタル
アナログ変換器の配置を示す図である。
【００５９】図４の例では、アナログ減算器68によりエ
コー信号から推定値の減算を行っている。これに対し
て、図５の例では、ディジタル減算器70により減算を行
っている。どちらの場合でも、修正値がエコーキャンセ
ルされた信号72となり、エコーが応答信号74となり、送
信された信号が入力信号76となる。しかし、図４の構成
ではある状況により更新に遅延が生じるので、図５の構
成が望ましい。
【００６０】図６は、本発明の適応認識装置をエコーキ
ャンセラとして用いた例を示す。このエコーキャンセラ
は、信号の線形性が必要とされるＡ規則語（Ａ-law wor
ds)を使用した電話回路で使用する。μ規則語（μ-law
words) または他の非線形符号化語を用いる場合にも、
同様に信号の線形性が要求される。これは、本発明をＡ
規則語またはμ規則語を使用する電話回路で使用する場
合に特に関連がある。図６では、入力信号80が入力シフ
トレジスタ81に供給される。従来から用いられているデ
ィジタルアナログ変換器82およびアナログディジタル変
換器84が、ハイブリッド結合器86に接続される。しか
し、エコーキャンセラに入力されるディジタルワードは
非線形に符号化されているので、推定減算器92（これは
第一ないし第三実施例の装置の一部を形成している）の
前後に、符号化された語から線形語への変換およびこの
逆変換を行う。これにより、推定値から応答信号の減算
は線形に符号化された値で実行できる。しかし本発明で
は、本発明の適応認識装置が符号化とは無関係に入力を
「認識」して適当な線形推定を行うので、入力シフトレ
ジスタの入力を線形化する必要はない。
【００６１】従来例のエコーキャンセラの多くは、キャ
ンセル処理を行う前に予備の線形化ステップが必要であ
るが、図６の構成に上述の適応認識装置を用いた場合に
は、非線形符号化された入力信号を、入力シフトレジス
タの入力として線形化することなしに用いることができ
る。ＲＡＭのアドレス線を水平に配列できる場合には、
入力信号の複数ビットを一語として使用する場合に比較
して、ＲＡＭあたりのアドレス線を少なくすることがで
きる。しかも、Ａ規則またはμ規則で符号化された語を
用いる場合には、例えばＲＡＭあたり八本のアドレス線
を用いる場合に比較して、同等の効果が得られる。この
ような構成を図７に示す。
【００６２】図７は本発明第三実施例適応認識装置のブ
ロック構成図である。
【００６３】この実施例では、入力されたＡ規則または
μ規則の符号化信号を、ハイブリッド結合器（図示せ
ず）および入力シフトレジスタ102 に供給する。簡略の
ために４ステージ構成のシフトレジスタを示したが、ど
のようなステージ数でも本発明を同様に実施できる。シ
フトレジスタ102 のそれぞれのステージ104 は８個のセ
ルを含む。この８個のセルは、１個が符号ビット、３個
が指数ビット、４個が仮数ビットとして用いられる。し
たがって、シフトレジスタ102 は８ビット並列シフトレ
ジスタである。４個のＲＡＭ 106、107 、108 、109
が、それぞれ５本だけのアドレス線により各々のステー
ジ104 に接続される。５本のアドレス線のうち４本は、
それぞれのステージのＲＡＭに対して共通であり、その
ステージの符号ビットおよび３個の指数ビットを示す記
憶セルに接続される。５番めのアドレス線は、そのステ
ージのＲＡＭに対して、仮数ビットを示すセルの一つが
それぞれ接続される。各ステージのワードで指定される
アドレスにそれぞれのＲＡＭが記憶している値を、各ス
テージの４個のＲＡＭ毎に加算器110 で加算し、部分応
答を形成する。これらの部分応答を加算することにより
総推定値が得られる。個々の加算器110 でＲＡＭのグル
ープ毎に加算した値をさらに加算してもよく、各ＲＡＭ
の出力を直接に加算してもよい。どちらの場合でも総推
定値を得ることができ、上述の説明と同様に、この総推
定値を、減算器114 により受信値112 から減算して、修
正値116 および更新値118 が得られる。適当な正規化手
段を用いて、確実に修正値をＲＡＭのアドレスに供給す
る。本構成の優れた点は、シフトレジスタのステージあ
たり８本のアドレス線を有する１個のＲＡＭを用いる場
合に比較して、記憶容量を削減することができることで
ある。16ステージのシフトレジスタを用いる場合を説明
すると、各ステージに８本のアドレス線を有するＲＡＭ
を用いた場合には、16×２8 個のアドレスが必要とな
る。これに対して、第四実施例の場合には、16×４×２
5 個のアドレスが必要となるだけであり、2048個のアド
レスに対応する記憶容量を削減できる。これだけ記憶容
量を削減しても本実施例装置は動作し、多くの記憶容量
を必要とする装置に比較して適応速度が非常に高速であ
る。
【００６４】図８は本発明第四実施例適応認識装置のブ
ロック構成図である。この実施例は第四実施例の変形例
である。簡略のため、シフトレジスタのステージ120 を
一段だけ示した。他のステージおよびそのステージに関
連するＲＡＭは同等である。この実施例では、シフトレ
ジスタあたり５個のＲＡＭを用いる。このうち４個は、
４本のアドレス線をもつＲＡＭ122 、124 、126 、128
である。もう１個は２個のアドレスで構成されるＲＡＭ
130 で、１本のアドレス線がシフトレジスタの符号ビッ
トセルに接続される。４個のＲＡＭ122 、124 、126 、
128 の４本のアドレス線は、それぞれ、３個の指数ビッ
トセルおよび４個の仮数ビットセルの１個に接続され
る。５個のＲＡＭ122 、124 、126 、128 、130 の出力
は、加算器132 により加算される。このような加算器は
シフトレジスタのステージ毎に設けられる。各々のＲＡ
Ｍからの出力を直接に加算してもよい。二つのアドレス
により構成される符号ビット用のＲＡＭ130 を用いず
に、符号ビットで反転器134 を制御し、加算器132 の出
力をそのまま加算するか、反転させて加算するかを制御
してもよい。適当なスイッチ回路136 を用いて、双方の
構成を同一の装置内に備えることもできる。総推定値14
2 が得られると、第一実施例ないし第四実施例と同様に
して、応答信号から総推定値142 を差し引いて、更新値
140 および修正値142 が得られる。
【００６５】このような構成は、16×４×２4 アドレス
のＲＡＭと、付加的に、符号ビット用の２アドレスのＲ
ＡＭとを必要とするので、必要な記憶容量が少なくてす
む。
【００６６】
【発明の効果】以上説明したように、本発明の適応認識
装置は、入力信号に対する応答信号の推定値を得る装置
であり、この推定値を少ない記憶容量で高速に適応化で
きる。
【００６７】本発明では入力記憶回路と記憶素子を接続
する複数のアドレス信号線をランダム接続することがで
きるから、製造上の制約を小さくすることができる。
【００６８】本発明は、各種信号パターンの認識に用い
ることができ、特にエコーキャンセラおよびディジタル
フィルタに用いて効果がある。
【図面の簡単な説明】
【図１】本発明を理解するための基本的な装置のブロッ
ク構成図。
【図２】本発明第一実施例適応認識装置のブロック構成
図。
【図３】本発明第二実施例適応認識装置のブロック構成
図。
【図４】本発明の適応認識装置のエコーキャンセラとし
ての利用例を示す図。
【図５】本発明の適応認識装置のエコーキャンセラとし
ての利用例を示す図。
【図６】本発明の適応認識装置のエコーキャンセラとし
ての利用例を示す図。
【図７】本発明第三実施例適応認識装置のブロック構成
図。
【図８】本発明第四実施例適応認識装置のブロック構成
図。
【図９】従来例適応認識装置のブロック構成図。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 入力信号のパターンをビット情報として
    複数の記憶セルに蓄える入力記憶回路と、 上記入力記憶回路の記憶パターンに対応して上記応答信
    号の推定値を出力する推定手段と、 この推定手段の出力を用いて上記入力信号に対する応答
    信号を修正する修正手段と、 この修正手段の出力を用いて上記推定手段の出力する推
    定値を更新する更新手段とを備えた適応認識装置におい
    て、 上記推定手段は、 上記記憶セルに接続された複数のアドレス線によりアド
    レス指定可能であり、その各アドレスに少なくとも１ビ
    ットのワード情報を蓄積することが可能である複数の記
    憶素子と、 この複数の記憶素子から読み出した値を演算して推定値
    を得る推定値計算手段とを含み、 上記更新手段は、上記複数の記憶素子のそれぞれの読み
    出されたアドレスの内容を更新する手段を含み、 上記複数のアドレス線は入力記憶回路の記憶セルと上記
    複数の記憶素子との間にランダムに接続されたことを特
    徴とする適応認識装置。
  2. 【請求項２】 推定値計算手段は、複数の記憶素子から
    読み出した値をすべて加算する加算回路を含む請求項１
    記載の適応認識装置。
  3. 【請求項３】 推定値計算手段は、複数の記憶素子から
    読み出した値の平均値を演算する手段を含み、 修正手段は、この平均値を演算する手段の出力値を推定
    値として、応答信号からこの推定値を減算する手段を含
    む請求項２記載の適応認識装置。
  4. 【請求項４】 修正手段は、応答信号から加算回路の出
    力を減算する手段を含み、 更新手段は、この減算する手段の出力値を記憶素子の個
    数で除算する手段を含む請求項２記載の適応認識装置。
  5. 【請求項５】 更新手段は、複数の記憶素子のそれぞれ
    の読み出したアドレスの内容に更新値を加算する手段を
    含む請求項１ないし４のいずれかに記載の適応認識装
    置。
  6. 【請求項６】 記憶素子に接続されるアドレス線は、入
    力信号のワードを構成するビット数より少ない本数であ
    る請求項１ないし４のいずれかに記載の適応認識装置。
  7. 【請求項７】 記憶素子は、複数のアドレスを含み、 このアドレスを指定するために複数のアドレス線が接続
    された請求項１ないし４のいずれかに記載の適応認識装
    置。
  8. 【請求項８】 上記入力記憶回路を複数個備え、その複
    数個の入力記憶回路は縦続に接続されてその初段の入力
    が装置入力に接続され、その複数個の入力記憶回路はそ
    れぞれ対応して設けられた上記記憶素子に上記アドレス
    線により接続され、その記憶素子には応答信号について
    の共通入力を備え、 上記推定値は上記記憶素子から上記アドレス線により指
    定された内容の平均値をさらに上記複数の入力記憶回路
    について平均した値である請求項３記載の適応認識装
    置。
  9. 【請求項９】 上記更新手段は、 認識モードまたは更新モードのいずれかで選択的に動作
    させる手段を含み、 上記更新モードは記憶素子の内容を更新する手段を含
    み、 上記認識モードは上記記憶素子の内容を更新することな
    しに修正手段の出力をそのまま出力する手段を含む請求
    項１ないし４のいずれかに記載の適応認識装置。
  10. 【請求項１０】 入力記憶回路は入力信号のパターンを
    蓄えるシフトレジスタを含み、 記憶素子は、上記シフトレジスタに記憶されたパターン
    の複数の位置に関連して指定されるアドレスに、このパ
    ターンと等価の値を記憶する構成であり、 上記入力信号のパターンは順序に従って上記入力記憶回
    路の位置に独立に認識される構成である請求項１ないし
    ４のいずれかに記載の適応認識装置。
  11. 【請求項１１】 入力信号のデータワードを複数の記憶
    セルに蓄える入力記憶回路と、 上記入力記憶回路のデータワードに対応して上記応答信
    号の推定値を出力する推定手段と、 この推定手段の出力を用いて上記入力信号に対する応答
    信号を修正する修正手段と、 この修正手段の出力を用いて上記推定手段の出力する推
    定値を更新する更新手段とを備えた適応認識装置におい
    て、 上記データワードは非線形符号化されたワードであって
    指数ビットおよび仮数ビットを含み、 上記入力記憶回路は複数段のレジスタにより構成され、
    そのレジスタの各段に上記ワードが蓄積される構成であ
    り、 上記推定手段は、 上記記憶セルに接続された複数のアドレス線によりアド
    レス指定可能であり、その各アドレスに少なくとも１ビ
    ットのワード情報を蓄積することが可能である複数の記
    憶素子と、 この複数の記憶素子から読み出した値を演算して推定値
    を得る推定値計算手段とを含み、 上記更新手段は、上記複数の記憶素子のそれぞれの読み
    出されたアドレスの内容を更新する手段を含み、 上記複数の記憶素子は上記レジスタに蓄積された指数ビ
    ットの全部および仮数ビットの少なくとも一部によりア
    ドレス指定される構成であることを特徴とする適応認識
    装置。
  12. 【請求項１２】 推定値計算手段は、複数の記憶素子か
    ら読み出した値をすべて加算する加算回路を含む請求項
    １１記載の適応認識装置。
  13. 【請求項１３】 推定値計算手段は、複数の記憶素子か
    ら読み出した値の平均値を演算する手段を含み、 修正手段は、この平均値を演算する手段の出力値を推定
    値として、応答信号からこの推定値を減算する手段を含
    む請求項１２記載の適応認識装置。
  14. 【請求項１４】 修正手段は、応答信号から加算回路の
    出力を減算する手段を含み、 更新手段は、この減算する手段の出力値を記憶素子の個
    数で除算する手段を含む請求項１２記載の適応認識装
    置。
  15. 【請求項１５】 更新手段は、複数の記憶素子のそれぞ
    れの読み出したアドレスの内容に更新値を加算する手段
    を含む請求項１１ないし１４のいずれかに記載の適応認
    識装置。
  16. 【請求項１６】 上記更新手段は、 認識モードまたは更新モードのいずれかで選択的に動作
    させる手段を含み、 上記更新モードは記憶素子の内容を更新する手段を含
    み、 上記認識モードは上記記憶素子の内容を更新することな
    しに修正手段の出力をそのまま出力する手段を含む請求
    項１１ないし１４のいずれかに記載の適応認識装置。
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