JPH06112818A - Ｐｌｌプリセット方法およびプリセット型ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 キャリア／ノイズ比の改善と回路の簡略化と
プリセットデータの正確化をはかる。 【構成】 位相比較器１と可変分周器８とＶＣＯ２とル
ープフィルター４とＲＯＭ６とＲＡＭ７とＣＰＵ５から
なるプリセット型ＰＬＬ回路に、Ｄ／Ａ変換器３とアン
ロック検出手段９を設ける。電源投入と同時に、プリセ
ット周波数に対応するデータを読み出し可変分周器８に
加え、ＶＣＯ２を最低周波数で発振させた後その制御デ
ータを規定値ずつ変化させてＤ／Ａ変換器３を介してＶ
ＣＯ２に与え、アンロック状態をアンロック検出手段で
監視する。そしてアンロックした時のデータを取り出
し、データ補正手段で補正し、ＲＡＭ７に書き込む。こ
のようにして蓄積したプリセットデータを以後はＲＡＭ
７から読みだし、Ｄ／Ａ変換器３に入力してＶＣＯ２を
制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信機等に用いるＰＬＬ
回路に関し、特にＰＬＬプリセット方法およびプリセッ
ト型ＰＬＬ回路に関するものである。

【０００２】

【従来の技術】図７に示すようにＰＬＬ回路は、可変分
周器１８の分周比（以下Ｎデータという。）ごとに位相
比較器１１で位相を比較すると、位相差に応じた制御電
圧が位相比較器１１から出て、それをループフィルター
１４で平滑した後、その電圧で電圧制御型発振器（以下
ＶＣＯという。）１２を制御し、周波数がロックするよ
うにする。

【０００３】従来から、ＰＬＬ回路の発振周波数の高速
切り換えの方法として、マイクロプロセッサ（以下ＣＰ
Ｕという。）１５が可変分周器１８を制御するととも
に、記憶手段としてのランダムアクセスメモリー（以下
ＲＡＭという。）１７からのプリセットデータによっ
て，デジタル／アナログ変換器（以下Ｄ／Ａ変換器とい
う。）１３を介して直接、ＶＣＯ１２を制御するという
動作を、プリセット周波数ごとにプリセットデータを次
々に切り換えていくものがあった。

【０００４】この方式のＰＬＬ回路は、たとえば製造出
荷時に、位相比較器がロックした時のＶＣＯ１２の入力
制御電圧を、アナログ／デジタル変換器（以下Ａ／Ｄ変
換器という。）１０で読み取ってデジタル信号に直し、
ＣＰＵ１５で機器の発熱の影響によるＶＣＯ１２の発振
時の誤差を考えて、少し低いめに補正した後、ＲＡＭ１
７に記憶させ、それを必要に応じて取り出して、プリセ
ットデータとして活用するものであった。

【０００５】なお、以上のＣＰＵ１５による制御は、リ
ードオンリーメモリー（以下ＲＯＭという。）１６の制
御プログラム，データによって行われる。

【０００６】

【発明が解決しようとする課題】しかし、上述の従来の
方法では、ロック時に高インピーダンスになっているＶ
ＣＯの入力制御電圧をＡ／Ｄ変換し、そのデータを取り
出すために配線を引き回すので、外乱を受けやすく、却
ってＰＬＬ回路全体としてのキャリア／ノイズ比（以下
Ｃ／Ｎ比という。）の劣化の原因となる上に、Ａ／Ｄ変
換器やそれに付随するバッファーアンプも必要で、回路
が複雑になっていた。

【０００７】また、機器の発熱の影響によるＶＣＯの発
振時の誤差を考えて、プリセットデータの値を少し低い
めに補正した後、記憶し、それを使用するので、プリセ
ットデータが不正確になりがちであった。

【０００８】本発明は、上記の問題点にかんがみて提案
されたもので、Ｃ／Ｎ比の改善と回路の簡略化を図ると
ともに、より正確なプリセットデータを得ることを目的
としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＬＬプリセット方法においては、位相比
較器と、可変分周器と、各分周比に対応するデータを記
憶する記憶手段と、前記データによってプリセットされ
る電圧制御型発振器と、位相比較器がアンロック状態の
ときアンロック信号を出力するアンロック検出手段とを
備えたプリセット型ＰＬＬ回路のＰＬＬプリセット方法
において、前記アンロック信号を監視しながら電圧制御
型発振器への入力データを変更して、ロックレンジの上
限と下限を検出し、前記ロックレンジの上限と下限に対
応する電圧制御型発振器への入力データを出力し、出力
された前記データを補正し、それによって得たデータを
上記記憶手段に書き込むという方法を用いた。

【００１０】また、本発明のプリセット型ＰＬＬ回路に
おいては、位相比較器と、可変分周器と、各分周比に対
応するデータを記憶する記憶手段と、前記データによっ
てプリセットされる電圧制御型発振器とを備えたプリセ
ット型ＰＬＬ回路において、位相比較器がアンロック状
態のとき、アンロック信号を出力するアンロック検出手
段と、電圧制御型発振器への入力データを変更するデー
タ変更手段と、前記アンロック検出手段のアンロック信
号が出力されなくなった時点と再び出力された時点にお
いて、電圧制御型発振器に与えられたデータを出力する
データ出力手段と、該データ出力手段から出力された前
記両データを補正し、それによって得たデータを上記記
憶手段に書き込む補正手段とを備えた。

【００１１】更に、位相比較器と、可変分周器と、各分
周比に対応するデータを記憶する記憶手段と、前記デー
タによってプリセットされる電圧制御型発振器とを備え
たプリセット型ＰＬＬ回路において、位相比較器がアン
ロック状態のとき、アンロック信号を出力するアンロッ
ク検出手段と、電圧制御型発振器への入力データを変更
するデータ変更手段と、前記アンロック検出手段のアン
ロック信号の立ち上がりの時点において、電圧制御型発
振器に与えられたデータを出力するデータ出力手段と、
該データ出力手段から出力された前記データを補正し、
それによって得たデータを上記記憶手段に書き込むデー
タ補正手段とを備えた。

【００１２】

【作用】本発明のＰＬＬプリセット方法およびプリセッ
ト型ＰＬＬ回路においては、先ず所望周波数に対応する
Ｎデータが可変分周器に入力され、ＶＣＯにはそのＶＣ
Ｏの最も低い発振周波数か若しくは高い発振周波数に対
応するデータが入力される。その結果、ＶＣＯは最も低
い周波数か若しくは高い周波数で発振し、その発振周波
数は可変分周器で分周された後、位相比較器で基準周波
数と位相が比較される。

【００１３】この状態では、構成する素子のばらつき等
のために位相比較器のロックがかかるロックレンジは不
明であるが、入力されたデータは予想されるロックレン
ジから離れているのでロックせず、アンロック検出手段
によってアンロック信号が出力される。

【００１４】次にＶＣＯへの入力データをデータ変更手
段によって変更していくと、やがて位相比較器のロック
レンジに入りアンロック信号が出力されなくなる。この
時点でのＶＣＯへの入力データがデータ出力手段によっ
て出力され、記憶手段に一時記憶される。

【００１５】続いてそこからＶＣＯへの入力データを変
更していくと、位相比較器のロックレンジを外れ、再び
アンロック信号が出力される。この時点でのＶＣＯへの
入力データがデータ出力手段によって出力され、記憶手
段に一時記憶される。次に、一時記憶されたデータを取
り出し、データ補正手段によって補正して、新しいデー
タを得、それを記憶手段に記憶させておく。それが次回
からのプリセットデータとして使われる。

【００１６】また、アンロック信号を監視しながら、デ
ータ変更手段によってＶＣＯへの入力データを大きく変
化させていくとやがてロックレンジに入り、アンロック
信号の出力がなくなる。アンロック信号の出力がなくな
った時点からは，ＶＣＯへの入力データをデータ変更手
段によって、増加方向と減少方向に変更させていくと、
ロックレンジの上端と下端の２箇所でアンロック信号が
現れる。その時のＶＣＯの入力データがデータ出力手段
によってそれぞれ出力され、記憶手段に一時記憶され
る。

【００１７】そして、一時記憶されたデータを取り出
し、データ補正手段によって補正して新しいデータを得
る。

【００１８】

【実施例】以下に本発明のＰＬＬプリセット方法および
プリセット型ＰＬＬ回路を、プリセット型ＰＬＬ回路を
使用した装置と図面に基づいて、詳細に説明する。

【００１９】（実施例１）図１は本実施例のプリセット
型ＰＬＬ回路のブロック図，図２は図１のＲＯＭに内蔵
された制御プログラムのフローチャート図，図３は図１
のＣＰＵからＤ／Ａ変換器に出力されるデータとアンロ
ック信号の出力のタイムチャート図である。ここで、Ｃ
ＰＵによって制御されるデータ変更手段とデータ出力手
段とデータ補正手段のデータはデジタル信号であるが、
図３の（Ｂ）のデータ値はそれをアナログ値になおして
表している。

【００２０】図中、符号１は位相比較器，２はＶＣＯ，
３はＤ／Ａ変換器，４はループフィルター，５はＣＰ
Ｕ，６はデータ変更手段とデータ出力手段とデータ補正
手段のプログラムを含む制御プログラムとデータを内蔵
したＲＯＭ，７はＲＡＭ，８は可変分周器，９は位相比
較器１に内蔵されたアンロック検出手段である。

【００２１】図２のフローチャート図を中心に、図１と
図３を参照して説明する。ステップＳ１において、プリ
セット周波数ｆ1 をプリセットするために、ＲＯＭ６か
らプリセット周波数ｆ１に対応するＮデータＮ１が読み
出され、可変分周器８に入力される。図２において、プ
リセット周波数ｆに対応するＮデータをデータＮとし、
プリセット周波数ｆを決定するための変数データをデー
タＤ（Ｎ）として、ここでは１回目のプリセット周波数
ｆ１に対応するデータをデータＮ１，データＤ（Ｎ１）
としている。

【００２２】なお、データＤ（０）はプリセットデータ
初期値で、一定の数値である。

【００２３】次に、ステップＳ２において、図３〔Ｂ〕
のタイミングＴ１で、ＶＣＯ２固有の発振最低周波数に
対応するプリセットデータ初期値Ｄ（０）が、データＤ
（Ｎ１）を代入される。続いてステップＳ３で、データ
Ｄ（Ｎ１）に規定値ｄを足した後、ステップＳ４で、そ
れをＤ／Ａ変換器３に入力する。すると、Ｄ／Ａ変換器
３からはそれに応じた出力電圧が出てＶＣＯ２に印加さ
れ、ＶＣＯ２は出力電圧に応じて発振する。

【００２４】ここで、ＶＣＯ２は入力電圧が上がると、
出力周波数も高くなるように構成されている。

【００２５】ＶＣＯ２の出力周波数が可変分周器８に入
ると、それがＮデータＮ１に応じて分周され、その周波
数と基準周波数の位相を位相比較器１で比較する。デー
タＤ（Ｎ１）は周波数ｆ１のロックレンジより充分に低
い値なので、この時点で、位相比較器１に内蔵されたア
ンロック検出手段９は、アンロック状態を検出してアン
ロック信号を出力する。これが、ステップＳ５の段階で
ある。

【００２６】アンロック信号が出力された場合は、ステ
ップＳ３に示すように、ＣＰＵ５の指令によってデータ
変更手段がデータＤ（Ｎ１）を規定値ｄだけ上げ、それ
を更新したデータＤ（Ｎ１）として、ステップＳ４で再
びＤ／Ａ変換器３に入力する。Ｄ／Ａ変換器３の出力電
圧が上がりそれがＶＣＯ２に印加されると、ＶＣＯ２の
発振周波数は上がる。その発振周波数は、上述の経路で
位相比較器１で再びロック状態をチェックされる。

【００２７】以上の動作を、アンロック信号が出力され
なくなるまで繰り返す。このデータの加算の様子は図３
の〔Ｂ〕に表されている。

【００２８】ロックレンジに入ると、アンロック検出手
段９は位相比較器１がロック状態になったことを検出す
る。そうなれば図３〔Ｂ〕のタイミングＴ２の時点で、
データ出力手段は、ＣＰＵ５内のデータＤ（Ｎ1'）を読
み取り、出力する。これをロックレンジの下端周波数の
データＬ（Ｎ１）として、ＲＡＭ７に一時記憶してお
く。これがステップＳ６である。

【００２９】ロックレンジの下端周波数のデータＬ（Ｎ
１）を記憶した後もデータは、データＤ（Ｎ1'）から規
定値ｄずつ増加され、Ｄ／Ａ変換器３に入力される。こ
の状態が次にアンロック信号が検出されるまで続く。こ
れがステップＳ７，Ｓ８，Ｓ９である。ロック状態では
位相比較器１，ＶＣＯ２，ループフィルター４，可変分
周器８が周波数をプリセット周波数に近づける動作をし
ている。

【００３０】前記の動作を何回か繰り返した後、タイミ
ングＴ３の時点でアンロック信号Ｕ２が出力されたら、
それを受けたデータ出力手段は、ステップＳ１０で、そ
の時点でのＣＰＵ５内のデータＤ（Ｎ1"）を読み取っ
て、これをロックレンジの上端周波数のデータＨ（Ｎ
１）として、ＲＡＭ７に一時記憶しておく。

【００３１】タイミングＴ３でロックレンジの上端周波
数のデータＨ（Ｎ１）の値を得ると同時に、データの変
更を中止する。次に、ステップＳ１１で、ロックレンジ
の下端周波数のデータＬ（Ｎ１）から規定値ｄを引いた
値と上端周波数のデータＨ（Ｎ１）を平均して平均値Ｍ
（Ｎ１）を出し、それをプリセットデータとしてステッ
プＳ１２で、ＲＡＭ７に書き込む。ここで、図３（Ｂ）
においてＲL が実際のロックレンジで、上記の平均値Ｍ
（Ｎ１）はロックレンジの中心値と殆ど誤差がない。

【００３２】以上で一つのプリセット周波数ｆ１に対応
するＮデータＮ１とプリセットデータＭ（Ｎ１）の書き
込みが終了する。

【００３３】更に、プリセットすべき周波数が残ってい
れば、ステップＳ１３によって最初のステップＳ１の段
階に戻り、タイミングＴ４で、次のプリセット周波数ｆ
２に対応するデータＮ2 を読み込んで可変分周器８に入
力し、ほぼ同時にＶＣＯ２固有の発振最低周波数に対応
するプリセットデータ初期値Ｄ（０）が、ステップＳ２
でＤ（Ｎ）に代入され、ステップＳ３で規定値ｄが加算
されてＤ／Ａ変換器３に入力される。以上の動作を繰り
返す。

【００３４】いうまでもないが周囲の環境が同じであれ
ば、プリセットデータ初期値Ｄ（０）は常に一定であ
る。以上の動作のＣＰＵ５による制御は、ＲＯＭ６に書
かれた制御プログラム，データによって実行される。

【００３５】なお、最初にＤ／Ａ変換器３に入力するデ
ータとして、ＶＣＯ２固有の発振最低周波数に対応する
プリセットデータ初期値Ｄ（０）の代わりにＶＣＯ２固
有の発振最高周波数に対応するプリセットデータ初期値
を入れてもよく、データ変更手段はその場合はデータを
増加ではなく、減少するものにする。上端データと下端
データは入れ替わるが、それ以外のデータ出力手段，デ
ータ補正手段は同じである。

【００３６】また、ＶＣＯ２を制御するためのプリセッ
トデータは、実施例の場合はデジタル値で、それをＤ／
Ａ変換器３によってアナログ値に変えているが、プリセ
ットデータをアナログ値として、それによって直接ＶＣ
Ｏ２を制御してもよい。 （実施例２）

【００３７】また、上記の実施例１と構成は同じで、作
用が若干異なるＰＬＬプリセット方法およびプリセット
型ＰＬＬ回路について、図４と図５と図６に基づいて、
詳細に説明する。なお、図４と図５は実施例２の一連の
フローチャートである。実施例１と同様の動作をするス
テップについては若干省略した。

【００３８】ステップＳ２１において、プリセット周波
数ｆ11をプリセットするために、ＲＯＭ６からプリセッ
ト周波数ｆ11に対応するＮデータＮ11が読み出され、可
変分周器８に入力される。ここで実施例１と同様に、プ
リセット周波数ｆに対応するＮデータをデータＮとし、
プリセットデータを決定するための変数データをデータ
Ｓ（Ｎ），データＤ（Ｎ）として、ここでは１回目のプ
リセット周波数ｆ11に対応するデータをデータＮ11，デ
ータＳ（Ｎ11），データＤ（Ｎ11）としている。なお、
データＳ（０）はプリセットデータ初期値で、一定の数
値である。

【００３９】次にステップＳ２２でＶＣＯ２固有の発振
最低周波数に対応するプリセットデータ初期値Ｓ（０）
がデータＳ（Ｎ11）に代入されると同時に、ステップＳ
２３で規定値ｈが加算され、タイミングＴ11でステップ
Ｓ２４においてＤ／Ａ変換器３に入力される。ＶＣＯ２
固有の発振最低周波数は、ロックレンジから充分離れて
いるのでステップＳ２５で、アンロック検出手段はアン
ロック信号を出力する。ステップＳ２５，ステップＳ２
３，ステップＳ２４においては、アンロック信号が出力
されている間は、データ変更手段によってデータは規定
値ｈずつ増加させられ、周波数がロックされるまでこの
動作を繰り返す。

【００４０】ここで、規定値ｈは予想されるロックレン
ジの幅ＲL より少し小さい値に設定してある。

【００４１】タイミングＴ12で、最初にロックしたデー
タＳ（Ｎ11' ）をステップＳ２６においてデータＤ（Ｎ
11）とし、それにステップＳ２７で前記の規定値ｈより
小さい規定値ｄを加算し、ステップＳ２８でＤ／Ａ変換
器３に入力する。その後ステップＳ２９，ステップＳ２
７，ステップＳ２８で、規定値ｄの間隔でデータを加算
しながらアンロック信号を監視する。そして、アンロッ
ク信号が出力されたタイミングＴ１３の時点で、データ
出力手段が出したデータＤ(N11')を、ステップＳ３０で
ロックレンジの上端周波数データＨ（Ｎ11）として、Ｒ
ＡＭ７に一時記憶させる。

【００４２】続いて、ステップＳ３１によって前記のデ
ータＤ（Ｎ11）から規定値ｄを減算した後、タイミング
Ｔ14でステップＳ３２によってＤ／Ａ変換器３に入力し
た後、ステップＳ３２，ステップＳ３３，ステップＳ３
１で、データを規定値ｄずつ減算していって、アンロッ
ク信号の出力の様子を見る。アンロック信号が出力され
たタイミングＴ15の時点で、データ出力手段が出したデ
ータＤ(N11")を、ステップＳ３４でロックレンジの下端
周波数データＬ（Ｎ11）として、ＲＡＭ７に一時記憶さ
せる。

【００４３】その後、ステップＳ３５でデータの平均化
の処理をし、ステップＳ３６の書き込みの処理をする。
プリセットすべき周波数が他にあれば、ステップＳ３７
によってステップＳ２１にもどり、上述の動作を繰り返
す。

【００４４】本実施例のプリセット型ＰＬＬ回路におい
ては、データの変化量を初めは大きく、ロックレンジを
みつけてからは小さく設定したので、早くロックレンジ
を見つけることができ、更に上端周波数と下端周波数が
詳細な数値まで分かって、プリセットデータがより正確
になる。

【００４５】

【発明の効果】本発明のＰＬＬプリセット方法およびプ
リセット型ＰＬＬ回路によると、従来は必要であったＶ
ＣＯの入力電圧測定のためのＡ／Ｄ変換器の回路が不要
になるので、配線および実装部品が少なくなって、低コ
スト化する上に、ハイインピーダンスであるＶＣＯの入
力から配線を引き出さなくてもよいので、ＰＬＬ回路全
体のＣ／Ｎ比が改善される。

【００４６】また、プリセット型ＰＬＬ回路を製作する
に当たって、ＶＣＯやその他の構成素子にばらつきがあ
っても、所望の周波数のロックレンジの両端を正確に検
出して得たデータを平均してプリセットデータとして、
ＮデータとともにＲＡＭに書き込むので、プリセットす
べき周波数をより正確に発振させることができ、ロック
アップタイムが短いプリセット型ＰＬＬ回路を製作でき
る。更に量産した場合も不良品を最小限に抑えることが
でき、性能も向上する。

【図面の簡単な説明】

【図１】実施例１および実施例２のプリセット型ＰＬＬ
回路のブロック図である。

【図２】実施例１のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャート図である。

【図３】実施例１のプリセット型ＰＬＬ回路のＣＰＵの
出力データとアンロック信号のタイムチャート図であ
る。

【図４】実施例２のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャートであってそ
の前半部を表す図である。

【図５】実施例２のプリセット型ＰＬＬ回路のＲＯＭに
内蔵された制御プログラムのフローチャートであって図
４の前半部につながる後半部を表す図である。

【図６】実施例２のプリセット型ＰＬＬ回路のＣＰＵの
出力データとアンロック信号のタイムチャート図であ
る。

【図７】従来のプリセット型ＰＬＬ回路の１例のブロッ
ク図である。

【符号の説明】

１ 位相比較器 ２ 電圧制御型発振器（ＶＣＯ） ３ デジタルアナログ変換器（Ｄ／Ａ変換器） ４ ループフィルター ５ マイクロプロセッサー（ＣＰＵ） ６ リードオンリーメモリー（ＲＯＭ） ７ ランダムアクセスメモリー（ＲＡＭ）〔記憶手段〕 ８ 可変分周器 ９ アンロック検出手段 Ｓ３，Ｓ７，Ｓ２３，Ｓ２７，Ｓ３１ データ変更手段 Ｓ６，Ｓ１０，Ｓ２６，Ｓ３０，Ｓ３４ データ出力手
段 Ｓ１１，Ｓ３５ データ補正手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】位相比較器と、可変分周器と、各分周比に
   対応するデータを記憶する記憶手段と、前記データによ
   ってプリセットされる電圧制御型発振器と、位相比較器
   がアンロック状態のときアンロック信号を出力するアン
   ロック検出手段と、を備えたプリセット型ＰＬＬ回路の
   ＰＬＬプリセット方法において、 前記アンロック信号を監視しながら電圧制御型発振器へ
   の入力データを変更して、ロックレンジの上限と下限を
   検出し、 前記ロックレンジの上限と下限に対応する電圧制御型発
   振器への入力データを出力し、 出力された前記データを補正し、それによって得たデー
   タを上記記憶手段に書き込むことを特徴とするＰＬＬプ
   リセット方法。
2. 【請求項２】位相比較器と、可変分周器と、各分周比に
   対応するデータを記憶する記憶手段と、前記データによ
   ってプリセットされる電圧制御型発振器と、を備えたプ
   リセット型ＰＬＬ回路において、 位相比較器がアンロック状態のとき、アンロック信号を
   出力するアンロック検出手段と、 電圧制御型発振器への入力データを変更するデータ変更
   手段と、 前記アンロック検出手段のアンロック信号が出力されな
   くなった時点と再び出力された時点において、電圧制御
   型発振器に与えられたデータを出力するデータ出力手段
   と、 該データ出力手段から出力された前記データを補正し、
   それによって得たデータを上記記憶手段に書き込むデー
   タ補正手段と、 を備えていることを特徴とするプリセット型ＰＬＬ回
   路。
3. 【請求項３】位相比較器と、可変分周器と、各分周比に
   対応するデータを記憶する記憶手段と、前記データによ
   ってプリセットされる電圧制御型発振器と、を備えたプ
   リセット型ＰＬＬ回路において、 位相比較器がアンロック状態のとき、アンロック信号を
   出力するアンロック検出手段と、 電圧制御型発振器への入力データを変更するデータ変更
   手段と、 前記アンロック検出手段のアンロック信号の立ち上がり
   の時点において、電圧制御型発振器に与えられたデータ
   を出力するデータ出力手段と、 該データ出力手段から出力された前記データを補正し、
   それによって得たデータを上記記憶手段に書き込むデー
   タ補正手段と、 を備えていることを特徴とするプリセット型ＰＬＬ回
   路。