JPH06112835A - パルス幅変調による疑似波形の交流発生回路 - Google Patents
パルス幅変調による疑似波形の交流発生回路Info
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- JPH06112835A JPH06112835A JP4260183A JP26018392A JPH06112835A JP H06112835 A JPH06112835 A JP H06112835A JP 4260183 A JP4260183 A JP 4260183A JP 26018392 A JP26018392 A JP 26018392A JP H06112835 A JPH06112835 A JP H06112835A
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Abstract
(57)【要約】
【目的】 マイクロプロセッサの演算等の負擔を軽減
し、高速処理ができ、コストを低減することができる。 【構成】 パルス幅データ出力回路２と、パルス幅変換
回路３と、インバータ回路４とから成る。パルス幅デー
タ出力回路２の不揮発性メモリ９には、交流の一周期を
等分したその等分点毎の電圧値に対応するパルス幅値の
一周期分を１グループとするパルス幅データが複数の指
令電圧に相当する分格納され、マイクロプロセッサ１か
ら電圧指令、周波数指令が入力すると、メモリ９から電
圧指令に相当するパルス幅データが周波数指令に対応す
る時間間隔で繰り返し出力し、パルス幅変換回路３を経
てインバータ回路４で疑似波形の交流に変換され負荷５
に供給される。
し、高速処理ができ、コストを低減することができる。 【構成】 パルス幅データ出力回路２と、パルス幅変換
回路３と、インバータ回路４とから成る。パルス幅デー
タ出力回路２の不揮発性メモリ９には、交流の一周期を
等分したその等分点毎の電圧値に対応するパルス幅値の
一周期分を１グループとするパルス幅データが複数の指
令電圧に相当する分格納され、マイクロプロセッサ１か
ら電圧指令、周波数指令が入力すると、メモリ９から電
圧指令に相当するパルス幅データが周波数指令に対応す
る時間間隔で繰り返し出力し、パルス幅変換回路３を経
てインバータ回路４で疑似波形の交流に変換され負荷５
に供給される。
Description
【０００１】
【産業上の利用分野】本発明は、単相又は多相交流誘導
電動機の回転速度等を、マイクロプロセッサ等の出力に
より制御する用途等に用いられるパルス幅変調による疑
似波形の交流発生回路に関する。
電動機の回転速度等を、マイクロプロセッサ等の出力に
より制御する用途等に用いられるパルス幅変調による疑
似波形の交流発生回路に関する。
【０００２】
【従来の技術】従来、パルス幅変調により可変電圧、可
変周波数の疑似正弦波交流を得る論理回路は、図９に示
すように、正弦波の指令信号Ｓと基準の三角波Ｔ（又は
ランプ波）とを比較してパルス幅変調されたパルス波Ｐ
を得て、これをインバータ回路に出力することにより負
荷に供給するパルス幅変調による疑似正弦波交流を得て
いた。
変周波数の疑似正弦波交流を得る論理回路は、図９に示
すように、正弦波の指令信号Ｓと基準の三角波Ｔ（又は
ランプ波）とを比較してパルス幅変調されたパルス波Ｐ
を得て、これをインバータ回路に出力することにより負
荷に供給するパルス幅変調による疑似正弦波交流を得て
いた。
【０００３】また、コンピュータのマイクロプロセッサ
等による制御の必要性が高まる中で、上述の正弦波のア
ナログ指令信号の代りに、マイクロプロセッサ等からデ
ジタルの電圧及び周波数指令を与えることで、パルス幅
変調されたパルス波を発生させる方法がある。図１０
は、その回路で、マイクロプロセッサａから電圧指令が
与えられるカウンタｂと、これに接続された関数発生器
ｃと、マイクロプロセッサａから周波数指令が与えられ
るＤ／Ａコンバータｄと、関数発生器ｃから出力される
電圧指令に対応するデジタルデータがＤ／Ａコンバータ
ｄでアナログ化された周波数指令の制御信号と組み合わ
されて指令用の正弦波を生成するＤ／Ａコンバータｅ
と、基準の三角波を発生する三角波発振器ｆと、これか
ら出力した三角波と正弦波を比較して疑似正弦波に比例
したパルス幅変調されたパルス波を得るパルス幅発生器
ｇとから構成されている。
等による制御の必要性が高まる中で、上述の正弦波のア
ナログ指令信号の代りに、マイクロプロセッサ等からデ
ジタルの電圧及び周波数指令を与えることで、パルス幅
変調されたパルス波を発生させる方法がある。図１０
は、その回路で、マイクロプロセッサａから電圧指令が
与えられるカウンタｂと、これに接続された関数発生器
ｃと、マイクロプロセッサａから周波数指令が与えられ
るＤ／Ａコンバータｄと、関数発生器ｃから出力される
電圧指令に対応するデジタルデータがＤ／Ａコンバータ
ｄでアナログ化された周波数指令の制御信号と組み合わ
されて指令用の正弦波を生成するＤ／Ａコンバータｅ
と、基準の三角波を発生する三角波発振器ｆと、これか
ら出力した三角波と正弦波を比較して疑似正弦波に比例
したパルス幅変調されたパルス波を得るパルス幅発生器
ｇとから構成されている。
【０００４】図１１に示す回路は、マイクロプロセッサ
の演算機能を利用した回路で、この回路は、マイクロプ
ロセッサａから周波数指令が与えられるとカウンタｂ1
で三角波の位相０°、９０°、１８０°、２７０°に対
応するトリガー信号が発生し、このトリガー信号でマイ
クロプロセッサａに割り込みをかけ、この時点に対応す
る正弦波の値を演算してカウンタｂ2に電圧指令として
出力し、カウンタｂ2はこの電圧指令をもとに２安定回
路ｈを動作させ、これからパルス幅変調されたパルスを
出力するようになっている。
の演算機能を利用した回路で、この回路は、マイクロプ
ロセッサａから周波数指令が与えられるとカウンタｂ1
で三角波の位相０°、９０°、１８０°、２７０°に対
応するトリガー信号が発生し、このトリガー信号でマイ
クロプロセッサａに割り込みをかけ、この時点に対応す
る正弦波の値を演算してカウンタｂ2に電圧指令として
出力し、カウンタｂ2はこの電圧指令をもとに２安定回
路ｈを動作させ、これからパルス幅変調されたパルスを
出力するようになっている。
【０００５】
【発明が解決しようとする課題】上述の回路では、パル
ス幅変調されたパルスを出力させる指令をアナログ量に
一旦置き換えた正弦波で与えるか、もしくはマイクロプ
ロセッサの演算機能を利用して指令を与えているため、
コストの増大と高速動作に問題があった。
ス幅変調されたパルスを出力させる指令をアナログ量に
一旦置き換えた正弦波で与えるか、もしくはマイクロプ
ロセッサの演算機能を利用して指令を与えているため、
コストの増大と高速動作に問題があった。
【０００６】本発明は、上記アナログ信号の介在を無く
し、マイクロプロセッサの演算等の負担を軽減し、高速
化するとともにコストを低減することをその目的とする
ものである。
し、マイクロプロセッサの演算等の負担を軽減し、高速
化するとともにコストを低減することをその目的とする
ものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の交流発生回路は、指令電圧に相当
する正弦波その他の任意波形の交流の一周期を等分し、
その等分点毎の電圧値に対応するパルス幅値の一周期分
を１グループとするパルス幅データとして、複数の指令
電圧に相当する複数グループ分を格納した不揮発性メモ
リを含み、マイクロプロセッサ等から出力する電圧指令
により、これに相当するグループのパルス幅データを、
マイクロプロセッサ等から出力する周波数指令に対応す
る一定の時間間隔で繰り返し前記不揮発性メモリから出
力させるパルス幅データ出力回路と、該出力回路から出
力する電圧指令に相当する１グループのパルス幅データ
を、前記周波数指令に対応する一定の時間間隔で繰り返
しパルス幅信号に変換するパルス幅変換回路と、該パル
ス幅変換回路から出力するパルス幅信号を疑似波形の交
流に交換するインバータ回路とから成るとし、請求項２
記載の交流発生回路は、指令電圧に相当する正弦波その
他の任意波形の交流の一周期を等分し、その等分点毎の
電圧値に対応するパルス幅値の一周期分を１グループと
するパルス幅データとして、複数の指令電圧に相当する
複数グループ分を格納した基本相の不揮発性メモリと、
該不揮発性メモリに格納された複数の指令電圧に相当す
る複数グループ毎のパルス幅データを、定められた位相
変化のある多相交流において各グループ内で位相変化に
応じアドレスのシフトを順次行なって格納した不揮発性
メモリとを含み、マイクロプロセッサ等から出力する電
圧指令により複数個の前記不揮発性メモリを同一のアド
レス線で選択し、選択された該電圧指令に相当する多相
分のグループのパルス幅データを、マイクロプロセッサ
等から出力する周波数指令に対応する一定の時間間隔で
繰り返し前記複数個の不揮発性メモリから出力させるパ
ルス幅データ出力回路と、該出力回路から出力した電圧
指令に相当する多相分のグループのパルス幅データを、
前記周波数指令に対応する一定の時間間隔で繰り返し多
相のパルス幅信号に変換するパルス幅変換回路と、該パ
ルス幅変換回路から出力する多相のパルス幅信号を疑似
波形の多相交流に交換するインバータ回路とから成る。
めに、請求項１記載の交流発生回路は、指令電圧に相当
する正弦波その他の任意波形の交流の一周期を等分し、
その等分点毎の電圧値に対応するパルス幅値の一周期分
を１グループとするパルス幅データとして、複数の指令
電圧に相当する複数グループ分を格納した不揮発性メモ
リを含み、マイクロプロセッサ等から出力する電圧指令
により、これに相当するグループのパルス幅データを、
マイクロプロセッサ等から出力する周波数指令に対応す
る一定の時間間隔で繰り返し前記不揮発性メモリから出
力させるパルス幅データ出力回路と、該出力回路から出
力する電圧指令に相当する１グループのパルス幅データ
を、前記周波数指令に対応する一定の時間間隔で繰り返
しパルス幅信号に変換するパルス幅変換回路と、該パル
ス幅変換回路から出力するパルス幅信号を疑似波形の交
流に交換するインバータ回路とから成るとし、請求項２
記載の交流発生回路は、指令電圧に相当する正弦波その
他の任意波形の交流の一周期を等分し、その等分点毎の
電圧値に対応するパルス幅値の一周期分を１グループと
するパルス幅データとして、複数の指令電圧に相当する
複数グループ分を格納した基本相の不揮発性メモリと、
該不揮発性メモリに格納された複数の指令電圧に相当す
る複数グループ毎のパルス幅データを、定められた位相
変化のある多相交流において各グループ内で位相変化に
応じアドレスのシフトを順次行なって格納した不揮発性
メモリとを含み、マイクロプロセッサ等から出力する電
圧指令により複数個の前記不揮発性メモリを同一のアド
レス線で選択し、選択された該電圧指令に相当する多相
分のグループのパルス幅データを、マイクロプロセッサ
等から出力する周波数指令に対応する一定の時間間隔で
繰り返し前記複数個の不揮発性メモリから出力させるパ
ルス幅データ出力回路と、該出力回路から出力した電圧
指令に相当する多相分のグループのパルス幅データを、
前記周波数指令に対応する一定の時間間隔で繰り返し多
相のパルス幅信号に変換するパルス幅変換回路と、該パ
ルス幅変換回路から出力する多相のパルス幅信号を疑似
波形の多相交流に交換するインバータ回路とから成る。
【０００８】
【作用】請求項１記載の交流発生回路によれば、パルス
幅データ出力回路の不揮発性メモリには、指令電圧に相
当する正弦波等の任意波形の交流の一周期を等分し、そ
の等分点毎の電圧値に対応するパルス幅値の一周期分を
一グループとするパルス幅データが、複数の指令電圧に
相当する複数グループ分格納されており、マイクロプロ
セッサ等から出力する電圧指令が不揮発性メモリに入力
すると、該電圧指令に相当するグループのパルス幅デー
タが、マイクロプロセッサ等から出力する周波数指令に
対応する一定の時間間隔で繰り返し不揮発性メモリから
出力し、このグループのパルス幅データがパルス幅変換
回路で、パルス幅信号に変換され、このパルス幅信号が
インバータ回路でパルス幅変調された疑似波形の交流に
交換される。
幅データ出力回路の不揮発性メモリには、指令電圧に相
当する正弦波等の任意波形の交流の一周期を等分し、そ
の等分点毎の電圧値に対応するパルス幅値の一周期分を
一グループとするパルス幅データが、複数の指令電圧に
相当する複数グループ分格納されており、マイクロプロ
セッサ等から出力する電圧指令が不揮発性メモリに入力
すると、該電圧指令に相当するグループのパルス幅デー
タが、マイクロプロセッサ等から出力する周波数指令に
対応する一定の時間間隔で繰り返し不揮発性メモリから
出力し、このグループのパルス幅データがパルス幅変換
回路で、パルス幅信号に変換され、このパルス幅信号が
インバータ回路でパルス幅変調された疑似波形の交流に
交換される。
【０００９】請求項２記載の交流発生回路によれば、マ
イクロプロセッサ等から出力する電圧指令により多相交
流の相数分の不揮発性メモリを、同一のアドレス線で選
択すると、電圧指令に相当する多相分のグループのパル
ス幅データが、相数分の不揮発性メモリから、マイクロ
プロセッサ等から出力する周波数指令に対応する一定の
時間間隔で繰り返し出力し、この多相分のグループのパ
ルス幅データはパルス幅変調回路で多相のパルス幅信号
に変換され、位相変化のあるこの多相のパルス幅信号が
インバータ回路で疑似波形の多相交流に変換される。
イクロプロセッサ等から出力する電圧指令により多相交
流の相数分の不揮発性メモリを、同一のアドレス線で選
択すると、電圧指令に相当する多相分のグループのパル
ス幅データが、相数分の不揮発性メモリから、マイクロ
プロセッサ等から出力する周波数指令に対応する一定の
時間間隔で繰り返し出力し、この多相分のグループのパ
ルス幅データはパルス幅変調回路で多相のパルス幅信号
に変換され、位相変化のあるこの多相のパルス幅信号が
インバータ回路で疑似波形の多相交流に変換される。
【００１０】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
る。
【００１１】図１は、単相疑似正弦波交流発生回路を示
す。
す。
【００１２】同図において、１はマイクロプロセッサ、
２はマイクロプロセッサ１に接続されたパルス幅データ
出力回路、３はパルス幅変換回路、４はインバータ回
路、５は例えばコンデンサ型誘導電動機等の負荷であ
る。
２はマイクロプロセッサ１に接続されたパルス幅データ
出力回路、３はパルス幅変換回路、４はインバータ回
路、５は例えばコンデンサ型誘導電動機等の負荷であ
る。
【００１３】前記パルス幅データ出力回路２は、パルス
発生回路６と、分周回路７と、カウンタ８と、不揮発性
メモリ９（以下単にメモリという）とから成っている。
発生回路６と、分周回路７と、カウンタ８と、不揮発性
メモリ９（以下単にメモリという）とから成っている。
【００１４】図２は、１周期が例えば１６等分されたパ
ルス幅変調による疑似正弦波交流を示し、等分点毎のパ
ルス幅値は元の正弦波交流の対応する等分点における電
圧値に対応する。前記メモリ９には、パルス幅値の一周
期分を１グループとする例えば１６バイトのパルス幅デ
ータが格納され、このパルス幅データは一定の間隔（５
０Ｈｚでは１．２５ミリ秒）ごとに順次繰り返しパルス
幅変換回路３に出力され、このパルス幅変換回路３から
得られるパルス幅信号はインバータ回路４に出力するこ
とにより、インバータ回路４で連続した疑似正弦波交流
電圧が得られ、この電圧は負荷５に供給される。
ルス幅変調による疑似正弦波交流を示し、等分点毎のパ
ルス幅値は元の正弦波交流の対応する等分点における電
圧値に対応する。前記メモリ９には、パルス幅値の一周
期分を１グループとする例えば１６バイトのパルス幅デ
ータが格納され、このパルス幅データは一定の間隔（５
０Ｈｚでは１．２５ミリ秒）ごとに順次繰り返しパルス
幅変換回路３に出力され、このパルス幅変換回路３から
得られるパルス幅信号はインバータ回路４に出力するこ
とにより、インバータ回路４で連続した疑似正弦波交流
電圧が得られ、この電圧は負荷５に供給される。
【００１５】前記パルス幅値の一周期分を１グループと
するパルス幅データは１つの電圧指令に対応するから、
可変電圧出力とするには、その電圧範囲と分解精度に応
じて複数グループのパルス幅データをメモリ９に格納す
る。疑似正弦波を可変周波数とするときは、パルス幅デ
ータを出力する間隔を可変にする。
するパルス幅データは１つの電圧指令に対応するから、
可変電圧出力とするには、その電圧範囲と分解精度に応
じて複数グループのパルス幅データをメモリ９に格納す
る。疑似正弦波を可変周波数とするときは、パルス幅デ
ータを出力する間隔を可変にする。
【００１６】図１に示す回路によれば、可変電圧及び可
変周波数の疑似正弦波交流が得られる。
変周波数の疑似正弦波交流が得られる。
【００１７】次に図１に示す回路について詳細に説明す
る。
る。
【００１８】前記マイクロプロセッサ１は、疑似正弦波
の周波数指令を８ビット・データ（ＤＦ０〜ＤＦ７）
で、また電圧指令を８ビット・データ（ＤＶ０〜ＤＶ
７）で出力するようになっている。前記パルス発生回路
６は、前記８ビット・データの周波数指令に従ってパル
ス列（周波数５０Ｈｚでは１０２，４００ＣＰＳ、こゝ
ではクロックパルスという）を出力する。分周回路７は
パルス列を１／１２８に分周するもので、分周したパル
ス列はアドレスパルスと後述のパルス幅変換回路３に用
いるデータ・セット・パルスとして用いられる。カウン
タ８は、例えば４ビットカウンタで、前記アドレスパル
スを順次計数し、その計数値は、メモリ９のアドレスＡ
０〜Ａ３に出力され、アドレスの下位４ビットを構成
し、これは上述した指令電圧に相当する例えば正弦波の
交流波形の等分点毎の電圧値に対応するパルス幅値の一
周期分例えば１６バイト分を１グループとして順次選択
するのに用いる。
の周波数指令を８ビット・データ（ＤＦ０〜ＤＦ７）
で、また電圧指令を８ビット・データ（ＤＶ０〜ＤＶ
７）で出力するようになっている。前記パルス発生回路
６は、前記８ビット・データの周波数指令に従ってパル
ス列（周波数５０Ｈｚでは１０２，４００ＣＰＳ、こゝ
ではクロックパルスという）を出力する。分周回路７は
パルス列を１／１２８に分周するもので、分周したパル
ス列はアドレスパルスと後述のパルス幅変換回路３に用
いるデータ・セット・パルスとして用いられる。カウン
タ８は、例えば４ビットカウンタで、前記アドレスパル
スを順次計数し、その計数値は、メモリ９のアドレスＡ
０〜Ａ３に出力され、アドレスの下位４ビットを構成
し、これは上述した指令電圧に相当する例えば正弦波の
交流波形の等分点毎の電圧値に対応するパルス幅値の一
周期分例えば１６バイト分を１グループとして順次選択
するのに用いる。
【００１９】一方、マイクロプロセッサ１からの電圧指
令は、メモリ９のアドレスＡ４〜Ａ１１に出力され、こ
れはアドレスの上位８ビットを構成し、可変電圧出力と
するために前記グループを選択するのに用いる。したが
って、このメモリ９によれば、アドレスＡ０〜Ａ１１で
２５６グループの電圧を選択することができる。メモリ
９は、アドレスＡ０〜Ａ１１で選択されたパルス幅デー
タを前記アドレスパルスがカウンタ８に入力する毎に端
子ＤＢ０〜ＤＢ７から出力する。
令は、メモリ９のアドレスＡ４〜Ａ１１に出力され、こ
れはアドレスの上位８ビットを構成し、可変電圧出力と
するために前記グループを選択するのに用いる。したが
って、このメモリ９によれば、アドレスＡ０〜Ａ１１で
２５６グループの電圧を選択することができる。メモリ
９は、アドレスＡ０〜Ａ１１で選択されたパルス幅デー
タを前記アドレスパルスがカウンタ８に入力する毎に端
子ＤＢ０〜ＤＢ７から出力する。
【００２０】このパルス幅データは、正負の極性とパル
ス幅情報を有し、インバータ４の出力が疑似正弦波にな
るように計算された２の補数を含む８ビート・データで
メモリ９に格納され、−１２８〜０〜＋１２７（１０
進）のパルス幅を表わす。前記パルス幅変換回路３は、
例えば、先に提案した（特願平４−２２３０１７号）図
３に示す回路を用いる。
ス幅情報を有し、インバータ４の出力が疑似正弦波にな
るように計算された２の補数を含む８ビート・データで
メモリ９に格納され、−１２８〜０〜＋１２７（１０
進）のパルス幅を表わす。前記パルス幅変換回路３は、
例えば、先に提案した（特願平４−２２３０１７号）図
３に示す回路を用いる。
【００２１】メモリ９から出力する８ビットのパルス幅
データは、最上位ビット（ＭＳＢ）が正負の極性を表
し、「０」のときは正で、残りの７ビットでパルス幅を
表わす。従って、１６進表示では０〜７Ｆ（１０進表示
で０〜１２７）を表す。一方、「１」のとき負であり、
２の補数で表され、１６進表示でＦＦ〜８０（１０進表
示で−１〜−１２８）を表す。パルス幅変調による疑似
正弦波交流の１／２周期を正、残り１／２周期を負で表
現する。
データは、最上位ビット（ＭＳＢ）が正負の極性を表
し、「０」のときは正で、残りの７ビットでパルス幅を
表わす。従って、１６進表示では０〜７Ｆ（１０進表示
で０〜１２７）を表す。一方、「１」のとき負であり、
２の補数で表され、１６進表示でＦＦ〜８０（１０進表
示で−１〜−１２８）を表す。パルス幅変調による疑似
正弦波交流の１／２周期を正、残り１／２周期を負で表
現する。
【００２２】メモリ９から出力した８ビットのパルス幅
データは、図３のカウンタ１０1、１０2に、パルス幅デ
ータと同時に送出される前述のデータ・セット・パルス
でラッチされる。このパルス幅データは直ちにカウンタ
１０1、１０2のＤ００〜Ｄ０３に出力する。パルス幅デ
ータが「０」もしくはカウンタ１０1、１０2が初期状態
のときこの出力は全て「０」であり、オア・ゲート１１
の出力も「０」であるが、ラッチされたパルス幅データ
が「０」以外のときはオア・ゲート１１の出力は「１」
になり、アンド・ゲート１２は開となるので、カウンタ
１０2は前記クロックパルスの計数を開始する。パルス
幅データの最上位ビットは、データ・セット・パルスで
１ビット・データ・ラッチ回路（以下Ｄラッチ回路）１
３にラッチされ、その出力はカウンタ１０1、１０2の加
算、減算端子（Ｕｐ／Ｄｏｗｎ）に入力し、パルス幅デ
ータが正のとき計数動作は減算モードになる。
データは、図３のカウンタ１０1、１０2に、パルス幅デ
ータと同時に送出される前述のデータ・セット・パルス
でラッチされる。このパルス幅データは直ちにカウンタ
１０1、１０2のＤ００〜Ｄ０３に出力する。パルス幅デ
ータが「０」もしくはカウンタ１０1、１０2が初期状態
のときこの出力は全て「０」であり、オア・ゲート１１
の出力も「０」であるが、ラッチされたパルス幅データ
が「０」以外のときはオア・ゲート１１の出力は「１」
になり、アンド・ゲート１２は開となるので、カウンタ
１０2は前記クロックパルスの計数を開始する。パルス
幅データの最上位ビットは、データ・セット・パルスで
１ビット・データ・ラッチ回路（以下Ｄラッチ回路）１
３にラッチされ、その出力はカウンタ１０1、１０2の加
算、減算端子（Ｕｐ／Ｄｏｗｎ）に入力し、パルス幅デ
ータが正のとき計数動作は減算モードになる。
【００２３】計数結果が「０」になるとオア・ゲート１
１の出力も０になり、アンド・ゲート１２は閉になるの
で、カウンタ１０2の計数動作は停止する。この停止状
態は、次のデータ・セット・パルスが送出されるまで維
持される。
１の出力も０になり、アンド・ゲート１２は閉になるの
で、カウンタ１０2の計数動作は停止する。この停止状
態は、次のデータ・セット・パルスが送出されるまで維
持される。
【００２４】パルス幅データが負のとき計数動作は加算
モードになり、正のときと同様に結果としてパルス幅デ
ータとこの計数値が一致するまでの時間Ｔｄがパルス幅
となるパルス幅信号の出力する。同時に、パルス幅デー
タの正負の極性信号が、Ｄラッチ回路１３の出力から得
られる。この回路によれば、２の補数を含む正負２進化
デジタル・パラレル・データを極めて簡便な回路で、極
性とパルス幅信号に変換することができる。
モードになり、正のときと同様に結果としてパルス幅デ
ータとこの計数値が一致するまでの時間Ｔｄがパルス幅
となるパルス幅信号の出力する。同時に、パルス幅デー
タの正負の極性信号が、Ｄラッチ回路１３の出力から得
られる。この回路によれば、２の補数を含む正負２進化
デジタル・パラレル・データを極めて簡便な回路で、極
性とパルス幅信号に変換することができる。
【００２５】図１において、＋パルス幅信号及び−パル
ス幅信号と、＋極性信号及び−極性信号は、図３のパル
ス幅信号と正負極性信号をアンド・ゲート及びインバー
タを組合せた論理回路とインバータを用いた論理回路に
夫々入力することにより得ることができる。
ス幅信号と、＋極性信号及び−極性信号は、図３のパル
ス幅信号と正負極性信号をアンド・ゲート及びインバー
タを組合せた論理回路とインバータを用いた論理回路に
夫々入力することにより得ることができる。
【００２６】図４は、短形波交流出力を得る場合に、メ
モリ９に格納されているパルス幅データである。
モリ９に格納されているパルス幅データである。
【００２７】図５は、２相疑似正弦波交流発生回路を示
す。
す。
【００２８】クロックパルスは、上述した疑似正弦波交
流の周波数に比例したクロック（周波数５０Ｈｚでは、
１０２，４００ＣＰＳ）で、カウンタ１４1及び１４2と
ナンド・ゲート１５とで、図６ので示すように、１
／１２８に分周したデータ・セット・パルスを得てお
り、上述した単相疑似正弦波交流回路の基本と同じであ
る。
流の周波数に比例したクロック（周波数５０Ｈｚでは、
１０２，４００ＣＰＳ）で、カウンタ１４1及び１４2と
ナンド・ゲート１５とで、図６ので示すように、１
／１２８に分周したデータ・セット・パルスを得てお
り、上述した単相疑似正弦波交流回路の基本と同じであ
る。
【００２９】図５において、９Ａ及び９ＢはＡ相及びＢ
相メモリで、Ａ相メモリ９Ａのアドレスに格納した波形
の１周期を１６等分した等分点のパルス幅データのう
ち、１／４周期分をずらしてＢ相メモリ９Ｂのアドレス
に格納し、すなわち、Ａ相メモリのアドレス０〜Ｂのデ
ータを、Ｂ相メモリのアドレス４〜Ｆへ、Ａ相メモリの
アドレスＣ〜Ｆのデータを、Ｂ相メモリのアドレス０〜
Ｂへシフトして格納し、Ａ相メモリ９ＡとＢ相メモリ９
Ｂの同じアドレス線を相互に接続する。この結果、図６
のに示すように、Ｂ相メモリ９Ｂのデータ端子ＤＢ０
〜ＤＢ７に出力するパルス幅データは、図６のに示さ
れるＡ相メモリ９Ａのデータ端子ＤＡ０〜ＤＡ７に出力
するパルス幅データに対して電気角π／２だけ位相変化
したデータとなり、後述のように２相疑似正弦波交流が
得られる。
相メモリで、Ａ相メモリ９Ａのアドレスに格納した波形
の１周期を１６等分した等分点のパルス幅データのう
ち、１／４周期分をずらしてＢ相メモリ９Ｂのアドレス
に格納し、すなわち、Ａ相メモリのアドレス０〜Ｂのデ
ータを、Ｂ相メモリのアドレス４〜Ｆへ、Ａ相メモリの
アドレスＣ〜Ｆのデータを、Ｂ相メモリのアドレス０〜
Ｂへシフトして格納し、Ａ相メモリ９ＡとＢ相メモリ９
Ｂの同じアドレス線を相互に接続する。この結果、図６
のに示すように、Ｂ相メモリ９Ｂのデータ端子ＤＢ０
〜ＤＢ７に出力するパルス幅データは、図６のに示さ
れるＡ相メモリ９Ａのデータ端子ＤＡ０〜ＤＡ７に出力
するパルス幅データに対して電気角π／２だけ位相変化
したデータとなり、後述のように２相疑似正弦波交流が
得られる。
【００３０】図５において１６Ａ、１７Ａは、Ａ相用イ
ンバータ回路を構成するＦＥＴであり、ＦＥＴ１６Ａの
ゲート入力は、図７の（Ａ）のパルスＮｏ．０〜Ｎｏ．
７に対応し、ＦＥＴ１７Ａのゲート入力は、パルスＮ
ｏ．８〜Ｎｏ．１５に対応するように、Ａ相パルス幅変
換回路３Ａからパルス幅信号が入力する。また、１６
Ｂ、１７ＢはＢ相用インバータ回路を構成するＦＥＴで
あり、ＦＥＴ１６Ｂ、ＦＥＴ１７ＢのゲートにはＡ相と
同様に、Ｂ相パルス幅変換回路３ＢからＡ相より電気角
π／２位相シフトされたパルス幅信号が入力する。この
結果、図７の（Ａ）（Ｂ）に示す２相疑似正弦波交流が
インバータ回路４ａにおいて得られ、例えば２相誘導電
動機のような負荷５ａに供給される。ここで、ＦＥＴ１
６Ａ及び１６ＢとＦＥＴ１７Ａ及び１７Ｂは、夫々図１
の＋パルス信号と−パルス幅信号に対応し、ＦＥＴ１６
Ａと１７Ａ、１６Ｂと１７Ｂは夫々同時にオンすること
がない。
ンバータ回路を構成するＦＥＴであり、ＦＥＴ１６Ａの
ゲート入力は、図７の（Ａ）のパルスＮｏ．０〜Ｎｏ．
７に対応し、ＦＥＴ１７Ａのゲート入力は、パルスＮ
ｏ．８〜Ｎｏ．１５に対応するように、Ａ相パルス幅変
換回路３Ａからパルス幅信号が入力する。また、１６
Ｂ、１７ＢはＢ相用インバータ回路を構成するＦＥＴで
あり、ＦＥＴ１６Ｂ、ＦＥＴ１７ＢのゲートにはＡ相と
同様に、Ｂ相パルス幅変換回路３ＢからＡ相より電気角
π／２位相シフトされたパルス幅信号が入力する。この
結果、図７の（Ａ）（Ｂ）に示す２相疑似正弦波交流が
インバータ回路４ａにおいて得られ、例えば２相誘導電
動機のような負荷５ａに供給される。ここで、ＦＥＴ１
６Ａ及び１６ＢとＦＥＴ１７Ａ及び１７Ｂは、夫々図１
の＋パルス信号と−パルス幅信号に対応し、ＦＥＴ１６
Ａと１７Ａ、１６Ｂと１７Ｂは夫々同時にオンすること
がない。
【００３１】３相疑似正弦波交流の場合には、１周期の
等分数の３の整数倍とし、電気角２π／３だけ位相変化
したパルス幅データを３個のＵ相、Ｖ相、Ｗ相メモリに
格納することで同様に３相疑似正弦波交流が得られる。
等分数の３の整数倍とし、電気角２π／３だけ位相変化
したパルス幅データを３個のＵ相、Ｖ相、Ｗ相メモリに
格納することで同様に３相疑似正弦波交流が得られる。
【００３２】図８は、３相スター型結線の誘導電動機の
ような負荷５ｂに用いた３相疑似正弦波交流発生回路を
示し、この回路は、３個のＵ相、Ｖ相、Ｗ相メモリ９
Ｕ、９Ｖ、９Ｗ、３個のＵ相、Ｖ相、Ｗ相パルス幅変換
回路３Ｕ、３Ｖ、３Ｗ、及び３相用インバータ回路４ｂ
を用いており、図５の２相疑似正弦波交流発生回路の動
作原理と同様である。
ような負荷５ｂに用いた３相疑似正弦波交流発生回路を
示し、この回路は、３個のＵ相、Ｖ相、Ｗ相メモリ９
Ｕ、９Ｖ、９Ｗ、３個のＵ相、Ｖ相、Ｗ相パルス幅変換
回路３Ｕ、３Ｖ、３Ｗ、及び３相用インバータ回路４ｂ
を用いており、図５の２相疑似正弦波交流発生回路の動
作原理と同様である。
【００３３】
【発明の効果】本願発明によれば、その構成により、マ
イクロプロセッサの演算等の負擔を軽減し、高速化する
と共にコストが低減することができる効果を有する。
イクロプロセッサの演算等の負擔を軽減し、高速化する
と共にコストが低減することができる効果を有する。
【図１】 単相を例にした本発明の実施例の回路図
【図２】 疑似正弦波交流電圧の波形図
【図３】 パルス幅変換回路の回路図
【図４】 疑似矩形波交流電圧の波形図
【図５】 ２相を例にした本発明の実施例の回路図
【図６】 図５の回路の各部の波形図
【図７】 （Ａ）（Ｂ）は９０°位相差のあるＡ相及び
Ｂ相の疑似正弦波交流の波形図
Ｂ相の疑似正弦波交流の波形図
【図８】 ３相を例にした本発明の実施例の回路図
【図９】 従来の疑似交流発生の原理説明図
【図１０】 従来の疑似交流発生回路の一例のブロック
図
図
【図１１】 従来の疑似交流発生回路の他例のブロック
図
図
１ マイクロ・プロセッサ ２ パルス幅データ出力回路 ３ パルス幅変換回路 ３Ａ、３Ｂ Ａ相、Ｂ相パルス幅変換回路 ４、４ａ、４ｂ インバータ回路 ５、５ａ、５ｂ 負荷 ９ メモリ ９Ａ、９Ｂ Ａ相、Ｂ相メモリ ９Ｕ、９Ｖ、９Ｗ Ｕ相、Ｖ相、Ｗ相メモリ
Claims (2)
- 【請求項１】 指令電圧に相当する正弦波その他の任意
波形の交流の一周期を等分し、その等分点毎の電圧値に
対応するパルス幅値の一周期分を１グループとするパル
ス幅データとして、複数の指令電圧に相当する複数グル
ープ分を格納した不揮発性メモリを含み、マイクロプロ
セッサ等から出力する電圧指令により、これに相当する
グループのパルス幅データを、マイクロプロセッサ等か
ら出力する周波数指令に対応する一定の時間間隔で繰り
返し前記不揮発性メモリから出力させるパルス幅データ
出力回路と、該出力回路から出力する電圧指令に相当す
る１グループのパルス幅データを、前記周波数指令に対
応する一定の時間間隔で繰り返しパルス幅信号に変換す
るパルス幅変換回路と、該パルス幅変換回路から出力す
るパルス幅信号を疑似波形の交流に交換するインバータ
回路とから成るパルス幅変調による疑似波形の交流発生
回路。 - 【請求項２】 指令電圧に相当する正弦波その他の任意
波形の交流の一周期を等分し、その等分点毎の電圧値に
対応するパルス幅値の一周期分を１グループとするパル
ス幅データとして、複数の指令電圧に相当する複数グル
ープ分を格納した基本相の不揮発性メモリと、該不揮発
性メモリに格納された複数の指令電圧に相当する複数グ
ループ毎のパルス幅データを、定められた位相変化のあ
る多相交流において各グループ内で位相変化に応じアド
レスのシフトを順次行なって格納した不揮発性メモリと
を含み、マイクロプロセッサ等から出力する電圧指令に
より複数個の前記不揮発性メモリを同一のアドレス線で
選択し、選択された該電圧指令に相当する多相分のグル
ープのパルス幅データを、マイクロプロセッサ等から出
力する周波数指令に対応する一定の時間間隔で繰り返し
前記複数個の不揮発性メモリから出力させるパルス幅デ
ータ出力回路と、該出力回路から出力した電圧指令に相
当する多相分のグループのパルス幅データを、前記周波
数指令に対応する一定の時間間隔で繰り返し多相のパル
ス幅信号に変換するパルス幅変換回路と、該パルス幅変
換回路から出力する多相のパルス幅信号を疑似波形の多
相交流に交換するインバータ回路とから成るパルス幅変
調信号による疑似波形の交流発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260183A JPH06112835A (ja) | 1992-09-29 | 1992-09-29 | パルス幅変調による疑似波形の交流発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260183A JPH06112835A (ja) | 1992-09-29 | 1992-09-29 | パルス幅変調による疑似波形の交流発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112835A true JPH06112835A (ja) | 1994-04-22 |
Family
ID=17344486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260183A Pending JPH06112835A (ja) | 1992-09-29 | 1992-09-29 | パルス幅変調による疑似波形の交流発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112835A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5872380A (ja) * | 1981-10-26 | 1983-04-30 | Yamabishi Denki Kk | 電圧と周波数とを変化できる電源 |
| JPS61199473A (ja) * | 1985-02-27 | 1986-09-03 | Mitsubishi Electric Corp | Ｐｗｍ信号発生装置 |
-
1992
- 1992-09-29 JP JP4260183A patent/JPH06112835A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5872380A (ja) * | 1981-10-26 | 1983-04-30 | Yamabishi Denki Kk | 電圧と周波数とを変化できる電源 |
| JPS61199473A (ja) * | 1985-02-27 | 1986-09-03 | Mitsubishi Electric Corp | Ｐｗｍ信号発生装置 |
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