JPH06113595A

JPH06113595A - モータ制御装置

Info

Publication number: JPH06113595A
Application number: JP28218492A
Authority: JP
Inventors: Yuji Tamura; 裕治田村
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1992-09-29
Filing date: 1992-09-29
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】簡単な回路を追加するだけでモータの回転数
を制御する。【構成】テーブルメモリ７はモータの回転数を徐々に
制御する為の複数の時間データを記憶する。タイマ制御
部４はテーブルメモリ７から読み出された時間データが
設定されるもので、時間計測動作に伴って設定時間経過
後にタイムアップ信号を出力する。ＤＭＡ制御部６はこ
のタイムアップ信号が入力される毎にテーブルメモリ７
から時間データを読み出してタイマ制御部４に設定す
る。モータ制御部３はタイムアップ信号が入力される毎
にモータ駆動波形のパルス間隔を変化させることにより
モータの回転数を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプリンタモータの回転
数を制御するモータ制御装置に関する。

【０００２】

【従来の技術】従来、ワードプロセッサにおけるプリン
タのモータ制御はキャリッジ制御、フィード制御および
ヘッダの履歴・位置・アップダウン制御等があり、これ
らのモータ制御はソフトウェア方式あるいはハードウェ
ア方式にしたがって行うようにしていた。即ち、ＣＰＵ
によるプログラム制御で行うか、専用のプリンタコント
ローラを用いて行うようにしていた。

【０００３】

【発明が解決しようとする課題】しかしながら、ソフト
ウェア方式にあっては各種多様のモータ制御を全てプロ
グラム制御で行うと処理が煩雑となり、処理時間も長く
なる等の問題があり、またハードウェア方式にあっては
高価な専用コントローラを必要とし、コストアップの原
因となる等の問題があった。この発明の課題は、簡単な
回路を追加するだけでモータの回転数を制御できるよう
にすることである。

【０００４】

【課題を解決するための手段】この発明の手段は次の通
りである。メモリはモータの回転数を徐々に制御する為
の複数の時間データを記憶するもので、例えば、キャリ
ッジ始動用のテーブルメモリ、キャリッジ停止用のテー
ブルメモリ、フィード開始用のテーブルメモリ、フィー
ド停止用のテーブルメモリ等から成る。タイマ回路はこ
のメモリから読み出された時間データが設定され、時間
計測動作に伴って設定時間の経過が検出された際に、タ
イムアップ信号を出力する。ダイレクトメモリアクセス
制御回路はこのタイマ回路からタイムアップ信号が出力
される毎に、前記メモリから時間データを順次読み出し
て前記タイマ回路に直接転送し、この時間データを前記
メモリにロードさせる。モータ制御回路は前記タイマ回
路からタイムアップ信号が入力される毎に、モータ駆動
波形信号のパルス間隔を変化させることによりモータの
回転数を制御する。

【０００５】

【作用】この発明の手段の作用は次の通りである。い
ま、タイマ回路にメモリから読み出された時間データが
設定されている状態において、このタイマ回路の時間計
測動作に伴ってタイマ回路からタイムアップ信号が入力
されると、モータ制御回路はこのタイムアップ信号に基
づいてモータ駆動波形信号のパルス間隔を変化させ、ま
た、ダイレクトメモリアクセス制御回路はメモリから時
間データを読み出してタイマ回路に直接転送し、この時
間データをメモリにロードさせる。このような動作はタ
イマ回路からタイムアップ信号が出力される毎に実行さ
れる結果、モータの回転数はメモリ内に設定されている
複数の時間データに基づいて徐々に高くなったり、低く
なるようにモータのスピードが制御される。したがっ
て、簡単な回路を追加するだけでモータの回転数を制御
することができる。

【０００６】

【実施例】以下、図１〜図１１を参照して一実施例を説
明する。図１はワードプロセッサにおけるモータ制御装
置のブロック構成図である。ＣＰＵ１は各種プログラム
にしたがってこのワードプロセッサの全体動作を制御す
るもので、データ、アドレス、リードライトその他の制
御信号をＩ／Ｏ（インプット／アウトプット）制御部２
に与える。Ｉ／Ｏ制御部２はアドレスデータのラッチ・
デコード、データのラッチなどを行うと共に、各種入出
力デバイスの選択等を行うもので、Ｉ／Ｏ制御部２には
データバス等を介してモータ制御部３、タイマ制御部
４、インタラプト制御部５、ＤＭＡ（ダイレクトメモリ
アクセス）制御部６、テーブルメモリ７がそれぞれ接続
されている。ここで、ＣＰＵ１から駆動対象のモータを
選択するモータ選択信号やモータの回転方向を指定する
指定方向が送られて来ると、Ｉ／Ｏ制御部２はこのモー
タ選択信号や指定信号をモータ制御部３に送る。

【０００７】モータ制御部３はモータドライバ８を介し
てプリンタ９の動作を制御するもので、タイマ制御部４
からタイムアップ信号（インタラプトリクエスト信号Ｉ
ＮＴＲＱが入力される毎にモータ駆動波形信号のパルス
間隔を変化させるモータの回転数を制御する。

【０００８】タイマ制御部４はカード付きのダウンカウ
ンタを有する構成で、このダウンカウンタにはＣＰＵ１
あるいはテーブルメモリ７からデータバイを介して入力
される数値データ（時間データ）が設定されると共に、
時間計測動作に伴ってこの設定時間が経過すると、タイ
ムアップ信号をインタラプトリクエスト信号ＩＮＴＲＱ
として出力し、モータ制御部３およびインタラプト制御
部５に与える。

【０００９】インタラプト制御部５は各種の入出力デバ
イスから発生されたインタラプト要求を優先順位を付け
て管理するもので、タイマ制御部４からのインタラプト
リクエスト信号ＩＮＴＲＱをアンドゲート１０を介して
ＤＭＡ制御部６に与え、またインタラプト制御部５には
ＤＭＡ制御部６からアンドゲート１１を介してインタラ
プトアクノリッヂ信号ＩＮＴＡＫが入力されている。こ
こで、アンドゲート１０、１１はＩ／Ｏ制御部２から出
力されるモータ制御モード信号にしたがって開成され
る。

【００１０】ＤＭＡ制御部６はＣＰＵ１を介さずにテー
ブルメモリ７の内容を直接、タイマ制御部４に転送する
もので、ＣＰＵ１からＤＭＡ開始アドレス（テーブルメ
モリ７の先頭アドレス）および転送バイト数が初期設定
されると共に、この状態において、インタラプト制御部
５からアンドゲート１０を介してインタラプトリクエス
ト信号ＩＮＴＲＱが入力される毎にテーブルメモリ７の
先頭から時間データを読み出してタイマ制御部４にロー
ドする。なお、ＤＭＡ制御部６はＣＰＵ１との間でバス
の開放を要求する開放要求信号ＨＬＤＲＱ、バス許可通
知信号ＨＬＤＡＫの授受を行う。

【００１１】テーブルメモリ７はモータの回転数を徐々
に制御する為の複数の数値データ（時間データ）を記憶
するもので、テーブルメモリ７にはモータの種類や駆動
状態に応じて各種のテーブルが備えられている。例え
ば、キャリッジ起動テーブル、キャリッジ停止テーブ
ル、フィード開始テーブル、フィード停止テーブル、ヘ
ッドアップテーブル等を有し、各テーブルにはモータの
回転数を徐々に上げてゆく場合や下げてゆく場合のよう
にモータのスピードを変化させる為の一連の数値データ
がテーブル毎に設定されている。

【００１２】次に図２および図３を参照してモータ制御
部３の回路構成を説明する。ここで、図２および図３は
１つのモータに対応するモータ制御部で、特に図２はモ
ータを反転させる反転パルスを出力する反転パルス出力
部の構成を示している。先ず、反転パルス出力部はカス
ケード接続された２つのディレードフリップフロップ
（Ｄ−ＦＦ）３−１、３−２を有し、Ｄ−ＦＦ３−１は
モータの回転方向を変える時にＣＰＵ１からのデータＤ
０をラッチするもので、ノアゲート３−３にはＣＰＵ１
から入出力命令Ｉ／Ｏおよびライト命令ＷＲが入力さ
れ、このノアゲート３−３の出力信号に同期してＣＰＵ
１からのデータ（モータの回転方向を示すデータ）Ｄ０
がＤ−ＦＦ３−１にラッチされる。このＤ−ＦＦ３−１
のＱ出力はタイマ制御部４からのインタラプトリクエス
ト信号ＩＮＴＲＱに同期してＤ−ＦＦ３−２にラッチさ
れ、このＤ−ＦＦ３−２のＱ出力はモータの回転方向を
制御する反転パルスＩＰとして出力される。この反転パ
ルスＩＰはモータの回転方向を変化させる際、一定期
間、ハイレベルとなる信号で、図３に示す回路に与えら
れる。アンドゲート３−４はＤ−ＦＦ３−１、３−２の
反転Ｑ出力に応じてインタラプト禁止信号ＩＧを出力す
るもので、このインタラプト無効信号ＩＧはモータの回
転方向を変化させる際、一定期間ローレベルとなる信号
で、この間にタイマ制御部４から出力されたインタラプ
トリクエスト信号ＩＮＴＲＱを一時的にディスエーブル
とするもので、図３に示す回路に与えられる。なお、Ｄ
−ＦＦ３−２はイニシャライズ時のリセット信号ＲＥＳ
ＥＴによってリセットされ、また、Ｄ−ＦＦ３−１はこ
のリセット信号ＲＥＳＥＴとＤ−ＦＦ３−２のＱ出力が
オアゲート３−５を介して入力されることによってリセ
ットされる。

【００１３】一方、モータ制御部３を構成するその他の
回路は図３に示す如く構成されている。ここで、図３に
示すモータ制御部は、３つのＤ−ＦＦ３−１１、３−１
２、３−１３を有し、自己の反転Ｑ出力をＤ入力とする
為、Ｃ入力にパルスが入力される毎に、Ｑ出力が反転さ
れるトグル動作を行う。ここで、アンドゲート３−１４
にはインタラプトリクエスト信号ＩＮＴＲＱ、インタラ
プト無効信号ＩＧ、モータイネーブル信号（モータ選択
信号）ＭＥがそれぞれ入力されており、このアンドゲー
ト３−１４の出力信号はＤ−ＦＦ３−１１のＣ入力に与
えられる。このＤ−ＦＦ３−１１のＱ出力はイクスクル
ーシブオアゲート３−１５、またその反転Ｑ出力はイク
スクルーシブオアゲート３−１６に与えられ、また、イ
クスクルーシブオアゲート３−１５、３−１６の出力は
対応するＤ−ＦＦ３−１２、３−１３のＣ入力に与えら
れる。

【００１４】ここで、Ｄ−ＦＦ３−１２、３−１３のＱ
および反転Ｑ出力はステッピングモータのＡ〜Ｄ相の入
力に相当するモータ回転用の矩形パルス信号Ａ、Ｂ、
Ｃ、Ｄで、Ｄ−ＦＦ３−１２のＱ出力は矩形パルス信号
Ａ、反転Ｑ出力は矩形パルス信号Ｂ、Ｄ−ＦＦ３−１３
のＱ出力は矩形パルス信号Ｃ、反転Ｑ出力は矩形パルス
信号Ｄに対応している。また、Ｄ−ＦＦ３−１２のＱ出
力およびＤ−ＦＦ３−１３の反転Ｑ出力はイクスクルー
シブノアゲート３−１７にも入力され、またＤ−ＦＦ３
−１２の反転Ｑ出力およびＤ−ＦＦ３−１３のＱ出力は
イクスクルーシブオアゲート３−１８にも入力されてい
る。そして、このイクスクルーシブノアゲート３−１
７、イクスクルーシブオアゲート３−１８の出力信号
は、対応するアンドゲート３−１９、３−２０を開成さ
せる。このアンドゲート３−１９、３−２０には図２の
回路から出力された反転パルスＩＰが入力されており、
この反転パルスＩＰを対応するイクスクルーシブオアゲ
ート３−１５、３−１６に与える。なお、イクスクルー
シブノアゲート３−１７、イクスクルーシブオアゲート
３−１８およびアンドゲート３−１９、３−２０はモー
タの停止位置を検出する検出回路を構成する。なお、図
２および図３で示したＤＭＡ制御部６は１つのモータに
ついてのみ示したが、その他のモータに対応するＤＭＡ
制御部６も同様の回路によって構成可能である。

【００１５】次に、本実施例の動作を図４〜図１１を参
照して説明する。図４は全体動作の概念を示したフロー
チャートで、ステップＳ１〜Ｓ３はＣＰＵ１のプログラ
ム制御によるソフトウェア方式に対応する動作を示し、
ステップＳ４〜Ｓ１０はモータ制御部３、タイマ制御部
４、ＤＭＡ制御部６等によるハードウェア方式に対応す
る動作を示している。まず、ＣＰＵ１はＩ／Ｏ制御部２
を介してどのモータを駆動させるのかを選択するモータ
選択信号およびそのモータをどの方向に回転させるのか
を指定する回転方向指定信号を出力し、モータ制御部３
にセットする（ステップＳ１）。次に、ＣＰＵ１はＩ／
Ｏ制御部２を介してテーブルメモリ７の先頭アドレスお
よびＤＭＡ転送バイト数をＤＭＡ制御部６にセットする
（ステップＳ２）。これによってＤＭＡ制御部６は動作
可能状態となり、タイマ制御部４からインタラプト制御
部５を介して入力されるインタラプトリクエスト信号Ｉ
ＮＴＲＱの入力待ち状態となる。この場合、ＣＰＵ１は
モータの種類やモータの駆動状態に応じてテーブルメモ
リ７内に格納されている各種テーブルのうち、対応する
テーブルを指定する為のテーブル指定信号をＩ／Ｏ制御
部２を介してＤＭＡ制御部６に与える。次に、ＣＰＵ１
は初回だけＩ／Ｏ制御部２を介してタイマ制御部４に初
期データ（時間データ）を設定する（ステップＳ３）。

【００１６】これによってタイマ制御部４は時間計測動
作を開始し（ステップＳ４）、設定時間経過後にタイム
信号をインタラプトリクエスト信号ＩＮＴＲＱとして発
生出力すると共に時間計測動作を停止する（ステップＳ
５）。このインタラプトリクエスト信号ＩＮＴＲＱはモ
ータ制御部３に与えられると共に（ステップＳ６）、イ
ンタラプト制御部５を介してＤＭＡ制御部６に与えられ
る（ステップＳ７）。これによってＤＭＡ制御部６は通
常と同様のＤＭＡ転送を開始するが、その際、ＤＭＡ制
御部６はテーブルメモリ７内の指定テーブルの内容をそ
の先頭から１バイトずつ読み出してタイマ制御部４に転
送する毎にマイナス「１」ずつされる転送バイト数が
「０」か否かをチェックする（ステップＳ８）。最初、
転送バイト数は「０」でないので、ＤＭＡ制御部６はテ
ーブルメモリ７内の指定テーブルをアクセスし、その先
頭から時間データを読み出してタイマ制御部４にロード
する（ステップＳ９）。この結果、ＤＭＡ制御部６は転
送バイト数をマイナス「１」すると共に、アドレスに
「１」を加算して次アドレスの指定を行う（ステップＳ
１０）。

【００１７】その後、ステップＳ４に戻り、タイマ制御
部４の時間計測動作が再び開始され、ＤＭＡ制御部６は
インタラプトリクエスト信号ＩＮＴＲＱの入力待ち状態
となる。ここで、タイマ制御部４の設定時間が経過し、
タイマ制御部４からインタラプトリクエスト信号ＩＮＴ
ＲＱが出力されると、ＤＭＡ制御部６は再びＤＭＡ転送
を行い、テーブルメモリ７から時間データを読み出して
タイマ制御部４に設定する。以下、同様の動作は転送バ
イト数が「０」となるまで、つまり、テーブルメモリ７
から指定テーブルの内容を全て読み出してタイマ制御部
４にロードし終るまで繰り返される。このようにタイマ
制御部４から発生出力されるインタラプトリクエスト信
号ＩＮＴＲＱは、指定テーブル内に順次格納されている
複数の時間データの時間間隔に依存している為、モータ
制御部３から出力されるモータ回転用の矩形パルスＡ、
Ｂ、Ｃ、Ｄはこの時間間隔によってそのパルス幅が決定
され、これが広いとモータの回転は低速となり、狭いと
高速となる。

【００１８】以下、モータ制御部３の動作を詳細に説明
する。先ず、モータ制御部３を構成する反転パルス出力
部（図２参照）において、Ｄ−ＦＦ３−１、３−２がそ
れぞれリセットされ、Ｄ−ＦＦ３−２のＱ出力（反転パ
ルス）ＩＰがローレベル、アンドゲート３−４の出力
（インタラプト無効信号）ＩＧがハイレベルとなってい
る状態で、タイマ制御部４からインタラプトリクエスト
信号ＩＮＴＲＱが出力されると、Ｄ−ＦＦ３−１１はイ
ンタラプトリクエスト信号ＩＮＴＲＱが入力される毎に
その出力状態が反転される為、Ｄ−ＦＦ３−１１のＱ出
力はインタラプトリクエスト信号ＩＮＴＲＱが入力され
てから次のインタラプトリクエスト信号ＩＮＴＲＱが入
力されるまでの間、ハイレベルとなるパルス信号とな
る。この場合、反転パルスＩＰはローレベル、したがっ
てアンドゲート３−１９、３−２０の出力はローレベル
に固定されている為、インスクルーシブオアゲート３−
１５、３−１６の出力はＤ−ＦＦ３−１１のＱ出力ある
いは反転Ｑ出力に相当し、対応するＤ−ＦＦ３−１２、
３−１３の出力状態を反転させる。この結果、Ｄ−ＦＦ
３−１２、３−１３のＱおよび反転Ｑ出力、つまり、モ
ータ回転用の矩形パルスＡ、Ｂ、Ｃ、Ｄは図５（正転の
場合）に示す如くとなり、矩形パルスＡ、Ｂは他の矩形
パルスＣ、Ｄに比べて９０°位相が進んだものとなる。
他方、図６はモータを反転させる場合の矩形パルスＡ、
Ｂ、Ｃ、Ｄを示し、矩形パルスＡ、Ｂは他の矩形パルス
Ｃ、Ｄに比べて９０°位相が遅れたものとなる。なお、
図５、図６は説明を簡単にする為にモータのスピードを
一定にする場合を示したが、モータの回転を徐々に高く
したり、下げる場合にはインタラプトリクエスト信号Ｉ
ＮＴＲＱが出力される時間間隔が変化する為、それに応
じて矩形パルスＡ、Ｂ、Ｃ、Ｄのパルス幅が変化するよ
うになる。

【００１９】いま、モータが停止すると、それ以降はイ
ンタラプトリクエスト信号ＩＮＴＲＱが出力されない
為、Ｄ−ＦＦ３−１２、３−１３には停止時の出力状態
が保持されることになる。ここで、モータの回転方向を
変化させるものとすると、ＣＰＵ１はモータの回転方向
をセットし直す為に、論理値“１”のデータＤ０と共に
ライト命令ＷＲ等を出力する。すると、図７に示す如
く、Ｄ−ＦＦ３−１のＱ出力はハイレベルとなる。ここ
で、ＣＰＵ１によって強制的にインタラプトリクエスト
信号ＩＮＴＲＱを出力させると、Ｄ−ＦＦ３−２の出力
状態が反転されてそのＱ出力がハイレベルとなると共に
その反転Ｑ出力によってＤ−ＦＦ３−１がリセットさ
れ、そのＱ出力がローレベルとなる。その後、再びイン
タラプトリクエスト信号ＩＮＴＲＱが入力されると、Ｄ
−ＦＦ３−２のＱ出力もローレベルとなる。この結果、
図７に示す様な反転パルスＩＰおよびインタラプト無効
信号ＩＧが出力されることになる。

【００２０】このようにモータの回転方向をセットする
と、その後、一定期間、ハイレベルとなる反転パルスＩ
Ｐが出力されると共に、一定期間、ローレベルとなるイ
ンタラプト無効信号ＩＧが出力される。この結果、アン
ドゲート３−１４が閉成される為、Ｄ−ＦＦ３−１１の
出力はインタラプトリクエスト信号ＩＮＴＲＱによって
は変化しないようになる。この場合、反転パルスＩＰが
ハイレベルのパルス信号となるので、前回のモータの回
転方向とモータ停止時における矩形パルスＡ、Ｂ、Ｃ、
Ｄの出力状態に応じてＤ−ＦＦ３−１２、３−１３の何
れか一方を反転パルスＩＰに同期してその出力状態を反
転させる。つまり、一度モータを停止させて回転方向を
変えた場合には、Ｄ−ＦＦ３−１２、３−１３の何れか
一方にパルスを１パルス分多く入力することにより、回
転方向を変えるようにしている。例えば矩形パルスＡ、
Ｂと他の矩形パルスＣ、Ｄの位相関係は、モータの停止
前と比べてプラス方向に９０°だったらマイナス方向に
９０°というように位相がずれることになるので、停止
した時の出力状態を維持しながらの反転が可能となる
（図８参照）。なお、図８はＤ−ＦＦ３−１２に１パル
ス多く入力した場合である。ここで、Ｄ−ＦＦ３−１
２、３−１３のうちどこに１パルス多く入力するかは、
前回どの状態で停止させたか、前回どの回転方向だった
かによって決定される。なお、アンドゲート３−１９、
３−２０の出力（反転パルスＩＰ）は、対応するイクス
クルーシブオアゲート３−１５、３−１６に与えられて
いる為、モータが停止した時に、Ｄ−ＦＦ３−１１の反
転Ｑ出力がハイレベルであっても、ローレベルであって
もイクスクルーシブオアゲート３−１５、３−１６の何
れか一方から反転パルスＩＰが出力されて対応するＤ−
ＦＦ３−１２、３−１３の一方に入力される。

【００２１】図９は現在の停止位置からモータの回転方
向を正転から逆転あるいは逆転から正転させる際におい
て、回転用矩形パルスＡ、Ｂ、Ｃ、Ｄの出力状態をモー
タの停止位置状態に応じて４つのパターンＰ−１、Ｐ−
２、Ｐ−３、Ｐ−４に場合分けして示すタイムチャート
で、このパターンＰ−１、Ｐ−２、Ｐ−３、Ｐ−４に応
じてＤ−ＦＦ３−１２、３−１３の何れか一方に１パル
ス多く入力される。ここで、図８に示す、、、
は図１０に示す矩形パルスＡ、Ｂ、Ｃ、Ｄの出力状態に
応じたタイミングを示し、タイミングは矩形パルス
Ａ、Ｂ、Ｃ、Ｄが「０１０１」の場合、タイミングは
「１００１」の場合、タイミングは「１０１０」の場
合、タイミングは「０１１０」の場合を示している。
そして、図９に付した点線は回転方向を変化させたタイ
ミングで示している。したがってパターンＰ−１はタイ
ミングの状態でモータを停止させた場合、パターンＰ
−２はタイミングの状態で停止させた場合、パターン
Ｐ−３はタイミングの状態で停止させた場合、更にパ
ターンＰ−４はタイミングの状態で停止させた場合を
示している。

【００２２】いま、タイミングの状態で停止した場合
（パターンＰ−１の場合）、矩形パルスＡ、Ｄがローレ
ベル、矩形パルスＢ、Ｃがハイレベルとなるので、図１
１に示す如く、イクスクルーシブノアゲート３−１７の
出力はハイレベル、イクスクルーシブオアゲート３−１
８の出力はローレベルとなり、アンドゲート３−１９が
閉成される為、反転パルスＩＰはＤ−ＦＦ３−１２に入
力される。また、タイミングの状態で停止した場合
（パターンＰ−２の場合）、矩形パルスＡ、Ｃがハイレ
ベル、矩形パルスＢ、Ｃがローレベルと成るので、図１
１に示す如く、イクスクルーシブノアゲート３−１７の
出力はローレベル、イクスクルーシブオアゲート３−１
８の出力はハイレベルとなる為、反転パルスＩＰはアン
ドゲート３−２０、イクスクルーシブオアゲート３−１
１６を介してＤ−ＦＦ３−１３に入力される。同様に、
パターンＰ−３の場合にはＤ−ＦＦ３−１２、パターン
Ｐ−４の場合にはＤ−ＦＦ３−１３に反転パルスＩＰが
入力されることになる。なお、回転方向を逆転から正転
に変化させる場合も上述と同様であるので、その説明は
省略する。

【００２３】以上の様に本実施例においては、タイマ制
御部４、ＤＭＡ制御部６を設け、モータの回転数を制御
するテーブルメモリ７の内容を順次タイマ制御部４にロ
ードし、タイマ制御部４のタイムアップ信号に基づいて
モータ駆動波形のパルス幅を変化させてモータの回転数
を制御するようにしたからＣＰＵ１によるプログラム制
御をハードウェアに置き換えることが可能となる。ここ
で、本実施例においては通常のワードプロセッサに備え
られているタイマ制御部４、ＤＭＡ制御部６、インタラ
プト制御部５をモータ制御用としても兼用するようにし
ている為、回路構成が簡素化され、コスト的にも極めて
有利なものとなる。

【００２４】なお、テーブルメモリ７にはモータの回転
数を徐々に上げたり、徐々に下げるような時間間隔を持
ったデータをテーブル毎に複数記憶させておく為、モー
タを一定スピードで回転させる場合には、通常と同様に
ＣＰＵ１によって制御するようにしてもよいがこれを本
実施例の回路を用いて行うようにしてもよい。この場合
には転送バイト数が「０」になったら最終アドレスの内
容を以降転送し続ければよいが、その際、転送バイト数
が「０」になったらテーブルメモリ７に対するアドレス
更新をストップする回路を用意する必要がある。

【００２５】

【発明の効果】この発明によれば、簡単な回路を追加す
るだけでモータの回転数を制御することができるので、
ＣＰＵの負担を大幅に削減することが可能となると共に
高価な専用コントローラ等も不要となり、コスト的にも
極めて有利なものとなる。

【図面の簡単な説明】

【図１】モータ制御装置の全体構成を示したブロック
図。

【図２】モータ制御部３の一部を構成する反転パルス出
力部を示した回路構成図。

【図３】モータ制御部３を構成する他の部分を示した回
路構成図。

【図４】モータ制御装置の全体構成の概要を示したフロ
ーチャート。

【図５】モータを正転させる場合において、モータ制御
部３から出力されるモータ回転用矩形パルスＡ、Ｂ、
Ｃ、Ｄを示したタイムチャート。

【図６】モータを逆転させる場合において、モータ制御
部３から出力されるモータ回転用矩形パルスＡ、Ｂ、
Ｃ、Ｄを示したタイムチャート。

【図７】モータ制御部３を構成する反転パルス出力部の
動作を示したタイムチャート。

【図８】モータ制御部３を構成する他の部分（図３で示
した部分）の動作を示したタイムチャート。

【図９】現在の停止位置からモータの回転方向を変化さ
せる場合において、回転用矩形パルスＡ、Ｂ、Ｃ、Ｄの
出力状態をモータの停止位置に応じて４つのパターンに
場合分けして示したタイムチャート。

【図１０】モータ回転用矩形パルスＡ、Ｂ、Ｃ、Ｄの出
力状態をタイミング、、、別に示した図。

【図１１】タイミング、、、に対応するインス
クルーシブノアゲート３−１７、インスクルーシブオア
ゲート３−１８の出力状態を示すと共に、このインスク
ルーシブノアゲート３−１７、インスクルーシブオアゲ
ート３−１８の出力に応じて反転パルスＩＰが択一的に
入力されるＤ−ＦＦ３−１２あるいは３−１３を示した
図。

【符号の説明】

１ＣＰＵ２Ｉ／Ｏ制御部３モータ制御部４タイマ制御部５インタラプト制御部６ＤＭＡ制御部７テーブルメモリ８モータドライバ９プリンタ

Claims

【特許請求の範囲】

【請求項１】モータの回転数を徐々に制御する為の複数
の時間データを記憶するメモリと、このメモリから読み出された時間データが設定され、時
間計測動作に伴って設定時間の経過が検出された際に、
タイムアップ信号を出力するタイマ回路と、このタイマ回路からタイムアップ信号が出力される毎
に、前記メモリから時間データを順次読み出して前記タ
イマ回路に直接転送し、この時間データを前記メモリに
ロードさせるダイレクトメモリアクセス制御回路と、前記タイマ回路からタイムアップ信号が入力される毎
に、モータ駆動波形信号のパルス間隔を変化させること
によりモータの回転数を制御するモータ制御回路と、を具備したことを特徴とするモータ制御装置。